一、不同工艺超薄栅氧化层的抗击穿特性（论文文献综述）
刘俊[1]（2020）在《金刚石lift-off工艺及电子器件研究》文中认为金刚石作为新兴的超宽带隙半导体材料的代表之一,具有载流子迁移率高、导热系数高等一系列优点。在金刚石材料研究方面,目前高品质金刚石主要采用微波等离子气相沉积MPCVD技术同质外延制备。然而,外延生长后,使用激光切割分离外延片将造成金刚石材料的显着消耗。大面积单晶金刚石同质外延目前主要靠马赛克拼接生长技术,对拼接衬底的形状和尺寸的重复性要求极高,靠激光切割获得这些高重复性衬底非常困难。在金刚石电子器件方面,一个重要的问题就是常用的硼、磷掺杂剂在室温下难以激活。因此基于氢终端金刚石表面p型电导制备高性能的电子器件如二极管和场效应管等仍然是金刚石半导体器件的研究热点。基于上述背景,在金刚石材料方面开展了金刚石lift-off工艺的研究,在金刚石器件方面开展了氢终端单晶金刚石电子器件的研究。主要的研究工作和结论如下:1.利用自主搭建的高压电解系统研究了一种与传统激光切割不同的金刚石分离工艺——lift-off剥离工艺,确定了可行的工艺步骤。通过多次试验确定了工艺条件:以正一价碳离子作为注入源,注入能量为400 ke V,剂量为2.5×1016cm-2;电解腐蚀的电压4～5 k V,电流为2～30 m A。利用此方法成功制备了90μm厚1×1mm2大小的单晶薄片。解决了激光切割金刚石损耗大的问题,能够实现超薄单晶的制备和复制晶种。2.对lift-off法制作的CVD金刚石薄膜表面进行了AFM和拉曼光谱等表征,发现剥离下的单晶表面光滑粗糙度仅为1.8nm,拉曼光谱也表明外延薄膜具有良好的结晶质量。证明了用lift-off法制备的单晶质量优良且无需抛光等处理就可用于电子器件的制作。3.在单晶金刚石衬底上制备了平均击穿场强达1.2 MV/cm的氢终端金刚石平面环形肖特基势垒二极管。该器件具有良好的整流性能,正向电压为-4 V时,电流密度为5 A/cm2,低反向电流为～10-7A/cm2。分析了器件的导电机理,提取出肖特基接触的势垒高度为1.01e V。比较了不同肖特基-欧姆间距或不同肖特基大小的器件的直流特性。另外,在10μm电极间距的器件上实现了1200 V的高反向击穿电压,这表明平均击穿电场达到1.2 MV/cm,与目前国际最高水平相当。4.制作了以高k介质氧化锆为栅介质的金刚石MOSFET器件,获得了器件的输出特性、转移跨导特性、C-V特性和栅漏电特性。栅长为2μm的器件,在-6 V的栅源电压下,漏极电流ID为-143.6 m A·mm-1,低导通电阻78.49Ω?mm。栅漏电特性在栅压为-2.5～-4 V范围内以F-N隧穿机制为主,在-5～-10 V时以欧姆机制为主。当VGS在-1到-6 V之间时,沟道有效迁移率μeff为56.9 cm2·V-1·s-1。综上,本文包含金刚石材料和器件两方面的研究,材料方面获得了金刚石lift-off剥离法的工艺条件,并成功剥离了厚度90μm的金刚石外延片,外延片表面光滑、结晶质量良好。器件方面分别制作了氢终端金刚石高压二极管和氧化锆栅介质场效应晶体管,获得了较好的器件性能。
李玺[2]（2019）在《InGaAs MOSFET器件的栅介质界面特性研究》文中研究表明传统硅基金属-氧化物-半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET）器件是现代集成电路发展的基础,然而随着MOSFET器件特征尺寸的不断缩小,已经逐渐接近硅材料的物理极限,出现了诸如源漏隧穿效应、迁移率降低等一些制约MOSFET器件性能提高的问题,致使摩尔定律的发展放缓。Ⅲ-Ⅴ族化合物半导体材料因其具有较高的电子迁移率、漏电流低和良好的抗击穿等特性,成为了下一代高性能集成电路研究领域的热点之一。但是,Ⅲ-Ⅴ族半导体材料与高k栅介质的界面质量还远达不到硅基MOSFET器件的水平,出现了诸多制约Ⅲ-Ⅴ族MOSFET器件性能的问题。本文主要围绕在提高高k栅介质三氧化二铝（Al2O3）与磷化铟（InP）衬底之间的界面质量展开相关研究,主要研究内容包括:1.采用氮等离子体钝化工艺和硫化铵钝化工艺处理InP表面,研究了在150 K温度下Al/Al2O3/InP金属-氧化物-半导体（metal-oxide-semiconductor,MOS）电容的界面特性。实验结果表明,硫钝化工艺能够有效的减少界面悬挂键,降低快界面态,在150 K下得到最小的界面态密度1.6×1010 cm-2eV-1。2.在150 K、200 K和300 K温度下,对氮等离子体钝化样品和硫化铵钝化样品电容的电容-电压（C-V）特性和电流-电压（I-V）特性进行测试,通过分析频散、滞回、界面态密度和边界缺陷密度来表征Al2O3/InP MOS电容的界面特性和栅漏电特性。实验结果表明,相比硫钝化工艺,氮钝化工艺随测试温度升高可以有效改善边界缺陷密度,将慢界面态的密度从1.1×1012 cm-2V-1降低至5.9×1011 cm-2V-1,同时减少了陷阱辅助隧穿漏电。3.在上述研究基础上,利用实验测量数据对器件仿真模型进行了优化和改善,探究了界面陷阱对InP基铟镓砷（InGaAs）沟道MOSFET器件电学特性的影响。结果表明,当VDS=0.5 V,Vg=0.2 V时,与没有进行钝化处理得到的界面态相比,硫化铵和氮等离子体钝化处理后器件的输出电流分别增加了249 mA/mm和136 mA/mm,驱动电流分别增加了251 mA/mm和137 mA/mm,跨导峰值最大增加量约为147mS/mm,这表明表面钝化工艺可以有效降低界面处的界面态密度,减少沟道中载流子的散射作用,从而提高了器件的驱动电流和栅控能力。
杨彤[3]（2018）在《高k/InGaAs MOS电容界面特性研究》文中指出在过去的四十年中,随着器件尺寸不断按比例缩小,基于Si的互补金属氧化物半导体性能趋于极限。为了延续摩尔定律,高介电常数（高k）介质取代了SiO2成为新栅氧化物介质,同时III-V族化合物半导体InGaAs具有高载流子迁移率和低漏电特性,有望成为CMOS技术推进到10 nm节点以后的新沟道材料。但是,高k/InGaAs界面间存在较高的界面陷阱密度,尤其是当氧化层厚度达到深亚微米级后界面会出现费米能级钉扎效应,导致器件性能下降。找到最佳的表面钝化方案和高质量的栅绝缘介质以改善界面质量成为目前最大的挑战。为了实现高性能InGaAs MOSFET,本文在分析界面态成因的基础上,着重研究高k介质和钝化层对InGaAs器件的电学性能和界面特性的影响,设计并制备了新的栅结构,从而减小了界面态密度,获得了更高的器件性能。本文首先介绍了金属/高k/InGaAs MOS电容制备的工艺流程,以及物理学表征薄膜质量的方法。所用到的表征方法包括X射线光电子能谱（XPS）和透射电子显微镜（TEM）。并对MOS电容的电容-电压（C-V）特性进行分析,介绍了各重要参数如积累区电容（Cox）、平带电压(VFB)、回滞电压（VH）和相对介电常数（εs）的提取方法。然后分析了高k/InGaAs MOS系统中电荷的构成,进一步研究了这些电荷的成因和对器件特性造成的影响,同时介绍了两种界面态密度的提取方法,包括高频电容法和电导法。最后详细介绍了几种常见的栅漏电流传输机制,包括直接隧穿（DT）、Fowler-Nordheim隧穿、Frenkel-Poole发射、肖特基发射和空间电荷限制导电机制,及其判断方法,并对不同的栅漏电流传输机制进行了具体分析。通过实验制备了ZrO2/In0.2Ga0.8As MOS电容,首先理论分析了高k/InGaAs的界面态成因和导致费米能级钉扎的原因。实验结果表明,制备的ZrO2/In0.2Ga0.8As MOS电容,其栅介质具有较高的k值,但ZrO2/In0.2Ga0.8As之间有较大的界面态,使得费米能级钉扎和栅漏电的情况较为严重。XPS测试结果表明,造成界面态的原因主要是ZrO2/In0.2Ga0.8As界面间的低k氧化物和悬挂键,具体包括In2O,In2O3,Ga2O,Ga2O3,InxGayOz,As2O和As-As键等。低k氧化物和悬挂键的存在导致界面特性变差,造成积累区电容值降低,C-V曲线更加平缓,并引起费米能级钉扎效应。此外,产生栅漏电流的主要机制是肖特基发射和空间电荷限制导电机制。针对实验分析所得的结论,本文提出了一种新型的界面钝化方法,即加入ZnO钝化层的方法来进行下一步的实验。根据ZrO2/InGaAs MOS电容界面特性的研究结果,实验制备了ZrO2/ZnO/In0.2Ga0.8As MOS电容。TEM测试观测到ZrO2和p-In0.2Ga0.8As之间拥有清晰的界面,各层之间分界明显。C-V测试结果表明,加入ZnO钝化层后的电容获得的积累区电容值更大、积累区电容频散效应得到抑制、界面态密度更低,并且对费米能级钉扎效应起到了一定的改善作用。其改善机理是ZnO钝化层有效的降低了界面处的In-O、Ga-O、As-O以及As-As键的含量,获得了更优质的界面。由变温I-V测试得出了ZrO2/ZnO/In0.2Ga0.8As MOS电容的主导栅漏电机制,并通过XPS图谱计算得出了ZrO2/In0.2Ga0.8As和ZrO2/ZnO/In0.2Ga0.8As两种栅结构的导带和价带带偏,从而说明了栅漏电机制不同的原因。ZnO钝化层的插入抬高了氧化层和InGaAs之间的势垒高度,使得载流子更难从半导体一侧越过氧化层绝缘层到达金属一侧,导致泄漏电流更难传输。同时ZnO钝化层抑制了界面陷阱,降低了载流子被陷阱俘获并在小能量的激发下发生跃迁的几率,抑制了栅泄漏电流的传导,使得器件获得更低的功耗和更好的性能。
周钦佩[4]（2018）在《4H-SiC MOS器件栅氧化层时变击穿特性研究》文中研究说明碳化硅（SiC）是一种性能优异的第三代半导体材料,其具有宽禁带、高击穿电场、高饱和漂移速率和高热导率等很多优异的物理和电学特性,也是制作高温度、高频率下工作的大功率器件的理想材料。另外,SiC能够通过氧化过程完成绝缘膜的生成,这种性质使SiC与现有的硅（Si）工艺高度兼容,从而使SiC基于Si工艺制作出MOSFET器件成为可能。但由于SiC材料的缺陷和界面陷阱的过多存在,使其氧化膜发生击穿时所需的激活能（Ea）减小,并使栅氧介质电应力的承受能力降低。所以,为了进一步提升SiCMOSFET栅氧介质的抗击穿特性,时变击穿和零时击穿一直都是超大规模集成电路（VLSI）可靠性的热点关注方向。本文主要针对4HH-SiC MOSFET器件栅氧化层的TDDB特性和4HH-SiC/SiO2界面进行探讨,并从测试方法学和反应击穿机理两个方面进行了系统地研究。本文的主要工作内容如下所示:一、对SiC材料特性及SiC MOSFET相关工艺及器件特性进行充分调研,包括SiC氧化类型以及氧化过程。同时,对于本文所引用Deal-Grove氧化动力学模型进行了说明,借助此模型对氧化过程进行具体的分析。此外,介绍氧化薄膜及其界面处的缺陷电荷引起SiC MOS器件的击穿及各类击穿模型。本文将基于E模型对栅氧化层的抗击穿特性及其可靠性进行研究。二、为了开发出稳定且可重复的高温栅氧氧化工艺,本文进行了 1200 ℃～1550℃下4H-SiCMOS电容的高温氧化实验,通过TDDB测量栅氧化层击穿电压Ebd、势垒高度φB和击穿电量Qbd,通过Weibull统计分布来进一步说明不同高温氧化工艺对栅氧化层可靠性的影响。结果表明,在1250 ℃条件下进行氧化时所得的Ebd和Qbd最优异,分别是11.21 MV/cm和5.5 × 104 C/cm2,势垒高度（2.43 eV）最接近理论值。当温度高于1 250 ℃时生成的Si02的可靠性随之降低;随之也研究了高温干氧氧化工艺对SiC/SiO2界面的影响,并对平带电压、界面态密度等相关参数进行测试分析,并与栅氧化层的测试结果进行对比。通过对比分析4H-SiC MOS电容的经时击穿特性来探讨高温氧化工艺对器件寿命的影响。得出当氧化温度过低时会使C残留出现,而温度过高将会引入O空位。
张经纬[5]（2018）在《SiC MOSFET开关行为及故障诊断研究》文中研究说明作为一种新型的宽禁带半导体材料,碳化硅（SiC）功率器件因其出色的物理及电特性正越来越受到电力电子行业的广泛关注。SiC MOSFET模块因其低导通电阻,高开关速率等性能优点,被认为是最有可能取代目前广泛应用的Si IGBT模块。本文采用rohm公司的bsm180d12p3c007-e SiC MOSFET模块,研究其开关行为特性及故障检测方法。SiC MOSFET高速开关过程对寄生参数非常敏感,所带来的高频振荡和过高尖峰,会给系统电磁兼容特性以及器件的安全运行带来不利影响。针对栅极驱动回路对器件开关行为的作用机理,本文分析了SiC MOSFET开关行为,讨论了发生高频振荡的原因,通过仿真和实验分析不同栅极电阻、栅极电容、驱动电压和杂散电感对SiC MOSFET开关行为的影响规律,为今后对SiC MOSFET可靠应用的研究提供支持。短路保护是SiC MOSFET可靠应用的必要方面,SiC MOSFET低短路耐受时间要求其具有更高的短路保护速率。本文通过分析驱动电压以及栅极电阻对短路电流的影响,提出一种抑制短路电流的抑制方法,同时设计一种PCB罗氏线圈及传感电路实现快速短路保护。仿真与实验验证了短路抑制与保护方法的正确性与有效性。所设计的抑制电路能够降低短路损耗;PCB罗氏线圈传感电路能够很好的复现SiC MOSFET模块漏源极瞬态电流,并将短路保护时间缩短至2us内。SiC MOSFET栅氧化层的耐压能力较弱,在较高驱动电压下,SiC MOSFET高速开关过程带来的栅极高频振荡容易使栅极发生故障,危害系统的安全运行。但目前对栅极故障原理及其检测方法的研究相对较少。本文探讨引发栅极故障的因素及影响,将其分为栅极短路故障和栅极开路故障。提出一种基于栅极电荷检测方法,根据发生栅极故障时栅极电荷的变化,对故障行为进行快速诊断与识别。仿真与实验证明,该方法能够在功率器件一个开关周期内迅速诊断栅极故障,并识别故障类别。
周钦佩,张静,夏经华,许恒宇,万彩萍,韩锴[6]（2017）在《高温氧化对SiC MOS器件栅氧可靠性的影响》文中研究表明SiC金属氧化物半导体（MOS）器件中SiO2栅氧化层的可靠性直接影响器件的功能。为了开发高可靠性的栅氧化层,将n型4H-SiC（0001）外延片分别在1 200,1 250,1 350,1 450和1 550℃5种温度下进行高温干氧氧化实验来制备SiO2栅氧化层。在室温下,对SiC MOS电容样品的栅氧化层进行零时击穿（TZDB）和与时间有关的击穿（TDDB）测试,并对不同干氧氧化温度处理下的栅氧化层样品分别进行了可靠性分析。结果发现,在1 250℃下进行高温干氧氧化时所得的击穿场强和击穿电荷最大,分别为11.21 MV/cm和5.5×10-4C/cm2,势垒高度（2.43 eV）最接近理论值。当温度高于1 250℃时生成的SiO2栅氧化层的可靠性随之降低。
李天宇[7]（2016）在《SiC和GaN电力电子器件的研究进展》文中提出与传统的Si基器件相比,SiC和GaN器件具有工作温度高、击穿电压高、开关速度快等优势,因此SiC和GaN材料是制备电力电子器件的理想材料。总结了近年来SiC和GaN电力电子器件的研究进展,包括二极管,MOSFET,JFET和BJT结构的SiC器件,以及SBD,PN结二极管,HEMT和MOSFET结构的GaN器件。
陈煜海[8]（2015）在《高介电常数叠栅介质的淀积工艺与特性研究》文中进行了进一步梳理高介电常数栅介质材料在集成电路金属氧化物半导体场效应晶体管（MOSFET）器件和宽禁带半导体功率器件中的作用极其重要。当器件特征尺寸降至45nm以下时,要求MOS结构栅介质层的等效氧化层厚度保持在10?以下,传统的二氧化硅结构将无法满足器件的性能要求,需要在栅介质层中引入高介电常数材料,以达到保证MOSFET特征尺寸持续缩小的目标。而在半导体功率器件领域,以高电子迁移率晶体管（HEMT）器件为例,为了在提高器件抗击穿特性的同时保证器件对沟道的控制能力,高介电常数材料的引入亦成为必然。本文研究的高介电常数材料为La2O3和Y2O3,它们被认为是下一代高介电常数栅介质材料的候选者,通过大量的实践与理论分析,主要研究结果如下:1.通过原子层淀积技术,研究了在AlGaN/GaN外延层上制备了La/Al生长循环比不同的高介电常数Al2O3/La2O3叠栅介质材料样品的特性。椭圆偏振仪和原子力显微镜（AFM）的测试结果表明,在总的生长循环数相同的前提下,材料的厚度基本保持一致,所有样品的表面粗超度的均方根（RMS）均小于0.47nm。随着La/Al生长循环比的降低,薄膜中的Al2O3增多,样品的表面粗糙度减小。这说明叠栅材料中的Al2O3组分能够很好地改善栅介质材料的均匀性,原因是由于Al2O3的吸湿性较弱,当薄膜中Al2O3的组分较多时,由于La2O3的吸湿性所引起的材料表面形貌变化会变弱,使材料的均匀性得到改善。电容-电压（C-V）测试表明样品的介电常数随着La/Al生长循环比的减小而显着降低,分别为20,17,13和9。这是由于La2O3组分吸收了较多的水汽,形成了La（OH）3,导致材料的介电常数急剧下降。随着La/Al生长循环比的降低,样品的平带电压出现负向漂移。通过XPS分析,发现在Al2O3/La2O3界面形成了电偶极子层,偶极子在介质中的位置不同解释了MOS电容平带电压负向漂移的原因。2.在P型硅衬底上制备了La/Al生长循环比不同的高介电常数Al2O3/La2O3叠栅介质材料样品。结果表明,不同La/Al生长循环比的材料样品的厚度基本一致。表面粗糙度的均方根均小于0.65nm。随着La/Al生长循环比的降低,样品的表面粗糙度减小且平带电压发生负向漂移。接着,利用本文第三章中所提出的电偶极子层理论,解释了平带电压负向漂移的原因。3.在P型硅衬底上制备了高介电常数Y2O3/Al2O3叠栅介质材料。其中,Y2O3通过磁控溅射技术制备。实验表明,相较于ALD技术,磁控溅射法会对薄膜的表面造成较大的损伤。通过C-V曲线发现,相比于直接将Y2O3制备在硅衬底上,在Y2O3与衬底间引入由ALD技术制备的Al2O3可以显着提升样品积累区电容的值并消除C-V曲线的回滞。对样品进行XPS分析后,发现高温退火之后,对于Y2O3直接与衬底接触的样片,在其衬底界面处有钇硅酸盐结构生成,这种结构的介电常数较低,导致电容值下降并引入了额外的氧化层陷阱电荷。接着,通过电导法计算了样品的界面陷阱电荷密度,结论是,Al2O3界面层的引入将导致界面陷阱电荷密度的增加。进一步,制备了Y2O3/La2O3叠栅介质材料样品。相比于Al2O3/La2O3叠栅材料,该样品的表面粗糙度较大。C-V曲线表明,样品的介电常数高于Al2O3/La2O3叠栅材料。但这种结构中的氧化层陷阱电荷和界面陷阱电荷的密度均相对较高。
杨荣华[9]（2013）在《ULSI铜互连中电迁移可靠性研究及其工艺整合优化》文中研究表明随着集成度的增加及器件尺寸的等比例缩小,由互连引入的电阻电容延迟所占的比重越来越大。为了减小互连延迟,业界采用铜互连代替传统的铝互连,采用低介电常数材料替代传统的二氧化硅。与铝线相比,铜线电阻率低,可靠性强,但是镶嵌工艺复杂,导致铜互连出现了新的可靠性问题。本论文主要研究了超大规模集成电路铜互连中电迁移的可靠性问题。通过对电迁移基本原理以及物理机制的研究,得出了改善电迁移可靠性的几个方向。通过对铜互连相关的沟槽和通孔的刻蚀、扩散阻挡层和籽晶层的沉积、铜的电镀和平坦化等关键工艺的进一步研究和实验分析,得到了一些提高电迁移可靠性的工艺优化条件。通过扫描电镜（SEM）和透射电镜（TEM）等手段对样品的在线缺陷以及横截面形貌进行了对比分析,在不同电流密度以及不同温度下进行封装级的可靠性测试,得到样品的中值失效时间以及失效时间的威布尔分布图。根据威布尔分布计算出寿命相关因子,最后根据加速模型反推得到正常应力下的寿命情况。
王捷吟[10]（2013）在《硼掺杂的纳米管MOSFET的光电输运特性研究》文中研究表明当器件的尺度进入纳米量级,许多新的现象都展现在人们面前,并表现出其潜在巨大的应用价值。同时,纳米管中空的管状结构使得它在分子存储和输运、受约束化学反应、光和气体传感等方面有着其它材料无法比拟的优势；独特的结构和量子限域效应使得纳米管表现出奇特的电学、光学、力学和磁学现象。纳米管MOSFET性能上具有诸多优势,已经越来越得到人们的广泛关注。本文首先利用场依赖的迁移率模型的二维数值模拟,对硼掺杂的纳米管MOSFET的光电输运特性进行了研究。诸如：导电沟道的掺杂浓度、氧化层厚度（Si02）、导电沟道的电阻（Si壳层）及尺寸大小对于纳米管MOSFET导电沟道输运特性的影响,以及外加光源产生的光电流。研究结果表明B掺杂浓度越高,导电性越好,这是因为高浓度的掺杂提高了导电的载流子浓度,从而提高了迁移率μ。另外,纳米管Si壳层的厚度越大,长度越短,导电性也就越好,但是Si壳层不宜过厚,导电沟道也不宜过短,否则会产生电流崩塌、器件抗击穿特性下降、器件对于栅控的敏感性上升或下降等负效应。关于Si02的厚度,对于P型沟道器件,当栅极电压大于0,SiO2越厚导电性越好；当栅极电压小于0,SiO2越薄导电性越好；对于n型沟道器件,则结果正好相反,这是由半导体表面的势垒高度和费米能级的位置所决定的。我们的理论结果定性的与实验结果符合的很好,并且进一步优化了器件模型,以达到更为优良的输运特性。另外,本文详细讨论研究了器件外部环境参数（外加光照）对硅壳层纳米管MOSFET输运特性的影响。结果表明,当入射光波长等于半导体的本征吸收限时,半导体所产生的光响应达到最大值,即产生的光电流达到最大值,而当入射光波长大于半导体本征吸收限时,光响应将迅速下降。另外,当硅纳米管壳层厚度从薄增厚到60nm左右时,光电流达到最大值,继续增大壳层厚度,光电流又开始下降。这是由于当入射光波长较大,即入射光波长较接近于吸收层（即硅纳米管壳层）厚度时,吸收在硅壳层中占主导作用,因此增厚硅壳层厚度可减弱吸收效应,增大扩散效应,使扩散与吸收趋向于平衡,从而使光电流增大；而当吸收层厚度较大,入射光波长相对于硅壳层厚度较小时,扩散在壳层中占主导作用,因此继续增厚壳层厚度会使得扩散更为显着,而吸收更加微弱,从而使光电流减小。当吸收层中的扩散与吸收效应趋于平衡时,光电流达到最大值。另外,验证了光电流随着光强的增大而单调递增。最后我们对器件中的多数载流子——空穴的密度分布进行了详细的模拟分析讨论。得出了两种材料的功函数之差造成空穴耗尽的结论并进行了分析。得到的这些结果表明我们可以把几种影响纳米管MOSFET输运特性的因素结合起来,进行整体的调试和控制来提高它的导电性并且达到使纳米管MOSFET实现高效输运的目的。
二、不同工艺超薄栅氧化层的抗击穿特性（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、不同工艺超薄栅氧化层的抗击穿特性（论文提纲范文）
（1）金刚石lift-off工艺及电子器件研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 金刚石材料特性及应用前景 |
| 1.2 金刚石lift-off法现状及其研究意义 |
| 1.3 金刚石电子器件的发展 |
| 1.3.1 金刚石基二极管器件的发展 |
| 1.3.2 氢终端金刚石场效应晶体管的发展 |
| 1.4 研究工作及安排 |
| 第二章 实验方法原理及基础 |
| 2.1 MPCVD设备及金刚石生长原理 |
| 2.1.1 MPCVD设备介绍 |
| 2.1.2 金刚石生长原理 |
| 2.2 金刚石lift-off法原理 |
| 2.3 高压电解系统 |
| 2.4 实验设备及原理简介 |
| 2.4.1 离子注入 |
| 2.4.2 原子力显微镜 |
| 2.4.3 扫描电子显微镜 |
| 2.4.4 PL和拉曼图谱 |
| 2.5 氢终端的形成及二维空穴气导电原理 |
| 2.6 本章小结 |
| 第三章 金刚石lift-off工艺研究 |
| 3.1 衬底的挑选与表面处理 |
| 3.1.1 衬底挑选与预处理 |
| 3.1.2 离子注入 |
| 3.2 CVD单晶外延生长 |
| 3.3 高压直流电解刻蚀 |
| 3.4 本章小结 |
| 第四章 金刚石氢终端高压二极管器件实验研究 |
| 4.1 器件制备工艺 |
| 4.2 二极管直流特性分析 |
| 4.3 反向高压击穿特性 |
| 4.4 本章小结 |
| 第五章 ZrO_2 栅介质金刚石MOSFET器件研究 |
| 5.1 引言 |
| 5.2 器件结构和工艺流程 |
| 5.3 器件特性 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（2）InGaAs MOSFET器件的栅介质界面特性研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 MOSFET发展概况 |
| §1.2 MOSFET器件所面临的问题及解决方案 |
| §1.2.1 等比缩小所面临的问题 |
| §1.2.2 等比缩小面临问题的解决方案 |
| §1.3 Ⅲ-Ⅴ族衬底材料的研究意义 |
| §1.4 高k/Ⅲ-Ⅴ族化合物半导体MOS器件的研究现状 |
| §1.5 论文结构及安排 |
| 第二章 MOS电容制备及其分析方法 |
| §2.1 MOS电容制作 |
| §2.1.1 清洗工艺 |
| §2.1.2 介质沉积 |
| §2.1.3 快速退火处理 |
| §2.1.4 沉积金属 |
| §2.2 C-V特性 |
| §2.3 MOS电容界面态密度的提取 |
| §2.4 MOS电容栅漏电流机制 |
| §2.5 本章小结 |
| 第三章 Al_2O_3/InPMOS界面特性研究 |
| §3.1 Al_2O_3/InPMOS电容制备 |
| §3.2 钝化处理对Al_2O_3/InPMOS电容界面特性的影响 |
| §3.2.1 C-V测试结果及分析 |
| §3.2.2 界面态分析 |
| §3.2.3 栅漏电特性分析 |
| §3.3 测试温度对Al_2O_3/InPMOS电容界面特性的影响 |
| §3.3.1 C-V测试结果及分析 |
| §3.3.2 界面态分析 |
| §3.3.3 栅漏电特性分析 |
| §3.4 本章小结 |
| 第四章 器件仿真与结构优化 |
| §4.1 Sentaurus TCAD简介 |
| §4.2 Ⅲ-Ⅴ族半导体材料模型 |
| §4.3 器件物理模型 |
| §4.4 界面陷阱对电学特性的影响仿真 |
| §4.4.1 器件模型的建立 |
| §4.4.2 界面陷阱对器件性能的影响 |
| §4.5 基于TCAD软件的模型的结构优化 |
| §4.6 本章小结 |
| 第五章 总结与展望 |
| §5.1 本文工作总结 |
| §5.2 未来研究展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士研究生期间主要研究成果 |
（3）高k/InGaAs MOS电容界面特性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 硅基CMOS尺寸缩小面临的挑战 |
| 1.1.2 高k栅介质 |
| 1.1.3 InGaAs沟道材料的优势 |
| 1.2 高k/InGaAs MOS的研究现状 |
| 1.3 论文结构及安排 |
| 第二章 高k/InGaAs MOS电容制备及分析方法 |
| 2.1 电容制备工艺 |
| 2.1.1 清洗预处理 |
| 2.1.2 薄膜制备 |
| 2.1.3 电极制备 |
| 2.2 物理学方法 |
| 2.2.1 透射电子显微镜(TEM) |
| 2.2.2 X射线光电子能谱(XPS) |
| 2.3 C-V特性 |
| 2.3.1 MOS电容的理想C-V特性 |
| 2.3.2 电学参数提取 |
| 2.4 界面态密度的提取方法 |
| 2.4.1 高k/InGaAs中的电荷分布 |
| 2.4.2 高频电容法 |
| 2.4.3 电导法 |
| 2.5 MOS电容栅漏电流机制 |
| 2.6 本章小结 |
| 第三章 ZrO_2/In_(0.2)Ga_(0.8)As MOS界面特性研究 |
| 3.1 ZrO_2/In_(0.2)Ga_(0.8)As MOS电容制备 |
| 3.2 ZrO_2/In_(0.2)Ga_(0.8)As MOS界面特性分析 |
| 3.2.1 高k/InGaAs界面态成因 |
| 3.2.2 高k/InGaAs界面费米能级钉扎的成因 |
| 3.2.3 XPS界面元素分析 |
| 3.3 界面特性对电学特性的影响 |
| 3.3.1 C-V测试结果及分析 |
| 3.3.2 界面态密度的提取 |
| 3.3.3 I-V测试及漏电机制分析 |
| 3.4 改善高k/InGaAs界面特性的方法 |
| 3.5 本章小结 |
| 第四章 ZrO_2/ZnO/In_(0.2)Ga_(0.8)As MOS电容特性研究 |
| 4.1 ZrO_2/ZnO/In_(0.2)Ga_(0.8)As MOS电容制备 |
| 4.2 TEM和XPS测试及结果分析 |
| 4.2.1 TEM测试 |
| 4.2.2 XPS界面元素分析 |
| 4.2.3 有、无ZnO钝化层界面元素对比 |
| 4.3 C-V测试及结果对比分析 |
| 4.4 I-V测试及漏电机制分析 |
| 4.5 ZnO钝化层改善电学特性和界面质量的机理分析 |
| 4.5.1 ZnO对漏电的改善机理 |
| 4.5.2 ZnO对界面的改善机理 |
| 4.6 本章小结 |
| 第五章 总结和展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）4H-SiC MOS器件栅氧化层时变击穿特性研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 SiC材料的特性 |
| 1.2.1 SiC的材料结构特性 |
| 1.2.2 SiC材料电学特性 |
| 1.3 SiC电力电子器件的发展状况和工艺难点 |
| 1.3.1 SiC电力电子器件的类型 |
| 1.3.2 SiC器件的工艺难题 |
| 1.3.3 国内外SiC器件的产业发展情况 |
| 1.4 SiC MOS器件栅氧可靠性的研究方向 |
| 1.5 论文的主要工作 |
| 第二章 4H-SiC MOS栅氧化层的生长和击穿机理研究 |
| 2.1 SiC的氧化和生长动力学 |
| 2.1.1 SiO_2结构和性质 |
| 2.1.2 SiO_2热氧化 |
| 2.1.3 SiC氧化动力学 |
| 2.2 SiO_2的电荷分布和击穿模型 |
| 2.2.1 界面处电荷分布 |
| 2.2.2 SiO_2膜的击穿 |
| 2.2.3 栅氧化层本征击穿模型 |
| 2.3 本章小结 |
| 第三章 SiC MOS器件可靠性的表征分析 |
| 3.1 椭圆偏振衍射仪测试膜厚 |
| 3.2 SiC MOS器件SiC/SiO_2界面表征 |
| 3.2.1 SiC MOS平带电压的提取 |
| 3.2.2 SiC MOS界面态密度的提取 |
| 3.3 SiC MOS器件栅氧化层TZDB的表征 |
| 3.3.1 SiC MOS器件栅氧化层隧穿机制 |
| 3.3.2 TZDB提取击穿场强和势垒高度 |
| 3.4 SiC MOS栅氧化层可靠性表征方法 |
| 3.4.1 TDDB测试原理 |
| 3.4.2 TDDB击穿分类和测试类型 |
| 3.5 SiC MOS器件可靠性函数和威布尔失效分布 |
| 3.5.1 可靠度函数 |
| 3.5.2 累积失效概率函数 |
| 3.5.3 失效率函数 |
| 3.5.4 威布尔分布 |
| 3.6 本章小结 |
| 第四章 高温氧化工艺实验设计及测试 |
| 4.1 SiC MOS电容的设计与制作 |
| 4.1.1 SiC MOS电容设计 |
| 4.1.2 SiC MOS电容工艺流程 |
| 4.2 实验仪器与环境准备 |
| 4.3 实验测试及分析 |
| 4.3.1 氧化膜厚度测试 |
| 4.3.2 氧化时间与氧化膜生长速度的关系 |
| 4.4 本章小结 |
| 第五章 高温氧化工艺对SiC MOS器件栅氧化层的影响 |
| 5.1 SiC/SiO_2界面的C-V电学测试分析 |
| 5.1.1 平带电压V_F |
| 5.1.2 界面态密度D_(it) |
| 5.2 栅氧化层绝缘特性I-V电学测试分析 |
| 5.2.1 击穿电场E_(bd) |
| 5.2.2 势垒高度Φ_h |
| 5.3 TDDB的栅氧化层可靠性评价 |
| 5.4 高温氧化SiC MOS器件的氧化机理分析 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 主要结论 |
| 6.2 研究展望 |
| 参考文献 |
| 在学期间的研究成果 |
| 致谢 |
（5）SiC MOSFET开关行为及故障诊断研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 变量注释表 |
| 1 绪论 |
| 1.1 研究课题背景及意义 |
| 1.2 SiCMOSFET的优势 |
| 1.3 SiCMOSFET模块发展水平 |
| 1.4 SiCMOSFET工业应用现状 |
| 1.5 SiCMOSFET应用挑战 |
| 1.6 本文研究内容 |
| 2 SiCMOSFET开关行为特性 |
| 2.1 SiCMOSFET电气特性参数 |
| 2.2 开关行为分析 |
| 2.3 高频振荡特性 |
| 2.4 开关行为特性仿真与实验 |
| 2.5 开关行为调控 |
| 2.6 本章小结 |
| 3 基于PCB罗氏线圈短路电流抑制与保护研究 |
| 3.1 SiCMOSFET短路原理 |
| 3.2 短路电流抑制方法 |
| 3.3 PCB罗氏线圈短路保护方法 |
| 3.4 短路抑制与保护实验 |
| 3.5 本章小结 |
| 4 基于栅极电荷检测的栅极故障自诊断研究 |
| 4.1 栅极故障原理 |
| 4.2 自诊断电路设计 |
| 4.3 栅极电荷影响因素 |
| 4.4 模拟栅极故障电路仿真 |
| 4.5 模拟栅极故障电路实验 |
| 4.6 本章小结 |
| 5 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 作者简历 |
| 学位论文数据集 |
（6）高温氧化对SiC MOS器件栅氧可靠性的影响（论文提纲范文）
| 0 引言 |
| 1 氧化实验 |
| 2 结果与分析 |
| 2.1 TZDB数据分析 |
| 2.2 TDDB可靠性的估计 |
| 3 结论 |
（7）SiC和GaN电力电子器件的研究进展（论文提纲范文）
| 1 引言 |
| 2 SiC电力电子器件 |
| 2.1 SiC二极管 |
| 2.2 SiC MOSFET器件 |
| 2.3 SiC JFET器件 |
| 2.4 SiC BJT器件 |
| 3 GaN电力电子器件 |
| 3.1 GaN SBD和PN结二极管器件 |
| 3.2 GaN HEMT和MOSFET器件 |
| 4 不同材料的电力电子器件的性能比较 |
| 5 结论 |
（8）高介电常数叠栅介质的淀积工艺与特性研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 简介 |
| 1.1.1 半导体工艺技术的发展 |
| 1.1.2 MOSFET特征尺寸的缩小 |
| 1.2 高k栅介质介绍 |
| 1.2.1 高k栅介质的必要性 |
| 1.2.2 高k栅介质的特点 |
| 1.2.3 常见的高k栅介质材料 |
| 1.2.4 引入高k栅介质所面临的问题 |
| 1.3 本文主要内容 |
| 第二章 高k栅介质的制备工艺及表征手段 |
| 2.1 常见的薄膜制备工艺 |
| 2.1.1 化学气相淀积CVD |
| 2.1.2 物理气相淀积PVD |
| 2.1.3 外延层淀积 |
| 2.2 ALD淀积技术 |
| 2.2.1 ALD技术的发展及特点 |
| 2.2.2 ALD技术的生长原理 |
| 2.2.3 ALD的淀积工艺窗口 |
| 2.2.4 ALD设备简介 |
| 2.3 高k栅介质薄膜的表征技术 |
| 2.3.1 物理性质的表征 |
| 2.3.2 电学特性的表征 |
| 2.4 本章小结 |
| 第三章 AlGaN/GaN外延层上Al_2O_3/La_2O_3叠栅结构特性研究 |
| 3.1 Al_2O_3/La_2O_3叠栅结构的制备 |
| 3.1.1 衬底准备 |
| 3.1.2 ALD淀积La_2O_3的前驱体选择 |
| 3.1.3 Al_2O_3/La_2O_3叠栅结构的淀积过程 |
| 3.2 Al_2O_3/La_2O_3叠栅介质材料厚度与表面形貌分析 |
| 3.3 Al_2O_3/La_2O_3叠栅介质材料电容-电压特性分析 |
| 3.4 Al_2O_3/La_2O_3叠栅介质材料化学特性分析 |
| 3.5 电偶极子层对Al_2O_3/La_2O_3叠栅电容平带电压的影响 |
| 3.6 本章小结 |
| 第四章 P型硅衬底上高k叠栅结构特性研究 |
| 4.1 Al_2O_3/La_2O_3叠栅结构特性研究 |
| 4.1.1 Al_2O_3/La_2O_3叠栅结构的制备 |
| 4.1.2 Al_2O_3/La_2O_3叠栅介质材料厚度与表面形貌分析 |
| 4.1.3 Al_2O_3/La_2O_3叠栅介质材料电学特性分析 |
| 4.2 Y_2O_3/Al_2O_3叠栅结构特性研究 |
| 4.2.1 Y_2O_3/Al_2O_3叠栅结构的制备 |
| 4.2.2 Y_2O_3/Al_2O_3叠栅介质材料厚度与表面形貌分析 |
| 4.2.3 Y_2O_3/Al_2O_3叠栅介质材料电学特性分析 |
| 4.2.4 Y_2O_3/Al_2O_3叠栅介质材料化学特性分析 |
| 4.3 Y_2O_3/La_2O_3叠栅结构特性研究 |
| 4.3.1 Y_2O_3/La_2O_3叠栅结构的制备 |
| 4.3.2 Y_2O_3/La_2O_3叠栅介质材料厚度与表面形貌分析 |
| 4.3.3 Y_2O_3/La_2O_3叠栅介质材料电学特性分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（9）ULSI铜互连中电迁移可靠性研究及其工艺整合优化（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 引言 |
| 1.1 集成电路的发展及其现状 |
| 1.2 半导体集成电路制造技术的发展 |
| 1.3 半导体金属互连技术的发展 |
| 1.4 铜互连可靠性的研究 |
| 1.5 本文研究内容 |
| 第2章 先进铜互连技术概论 |
| 2.1 铜互连工艺的集成 |
| 2.2 铜互连沟槽和通孔的刻蚀 |
| 2.3 铜的扩散阻挡层和籽晶层 |
| 2.4 铜的电镀工艺 |
| 2.5 铜的平坦化工艺 |
| 2.6 本章小结 |
| 第3章 电迁移的基本原理和可靠性测试 |
| 3.1 电迁移的基本概念 |
| 3.2 电迁移的物理机制 |
| 3.3 影响铜互连电迁移的因素 |
| 3.4 电迁移的测试 |
| 3.5 本章小结 |
| 第4章 提高电迁移可靠性的工艺优化 |
| 4.1 化学机械研磨条件优化 |
| 4.2 扩散阻挡层条件优化 |
| 4.3 干法刻蚀条件优化 |
| 4.4 其他工艺条件的优化 |
| 4.5 缺陷对电迁移可靠性的影响 |
| 4.6 本章小结 |
| 第5章 结论 |
| 参考文献 |
| 致谢 |
（10）硼掺杂的纳米管MOSFET的光电输运特性研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 研究相关内容简介与研究现状 |
| 1.2.1 纳米管简介 |
| 1.2.2 MOSFET简介 |
| 1.2.3 纳米管MOSFET |
| 1.3 本文研究内容和章节安排 |
| 1.3.1 本文研究内容 |
| 1.3.2 章节安排 |
| 第二章 研究方法及研究工具介绍 |
| 2.1 器件结构介绍以及本文研究相关的理论依据前提 |
| 2.2 研究工具介绍 |
| 2.2.1 器件设计软件 |
| 2.2.2 数据处理、图形绘制软件 |
| 2.3. 本章小结 |
| 第三章 器件自身属性参数(掺杂、氧化层厚度、导电部分电阻)对器件电导性影响的模拟、计算及讨论 |
| 3.1 硅壳层中的硼掺杂浓度对于硅壳层纳米管MOSFET输运特性的影响 |
| 3.2 氧化层厚度对硅壳层纳米管MOSFET输运特性的影响 |
| 3.3 导电沟道的电阻、尺寸对硅壳层纳米管MOSFET输运特性的影响 |
| 3.4 与先前研究实验结果最为符合的仿真模拟结果 |
| 3.5 器件本身属性、参数最优化模拟 |
| 3.6 本章小结 |
| 第四章 器件外部环境参数(外加光照)对硅壳层纳米管MOSFET输运特性的影响 |
| 4.1 入射光波长变化对光响应(光电流)的影响 |
| 4.2 Si壳层(吸收层)厚度对光响应(光电流)的影响 |
| 4.3 入射光光强对光电流的影响 |
| 4.4 本章小结 |
| 第五章 纳米管MOSFET导电沟道的空穴密度分布 |
| 5.1 模拟分析讨论 |
| 5.2 本章小结 |
| 第六章 总结与展望 |
| 参考文献 |
| 附录一 器件仿真模拟软件的仿真流程及程序介绍 |
| 附录二 攻读硕士期间发表论文及学术成果情况 |
| 致谢 |
四、不同工艺超薄栅氧化层的抗击穿特性（论文参考文献）
- [1]金刚石lift-off工艺及电子器件研究[D]. 刘俊. 西安电子科技大学, 2020(05)
- [2]InGaAs MOSFET器件的栅介质界面特性研究[D]. 李玺. 桂林电子科技大学, 2019(01)
- [3]高k/InGaAs MOS电容界面特性研究[D]. 杨彤. 西安电子科技大学, 2018(02)
- [4]4H-SiC MOS器件栅氧化层时变击穿特性研究[D]. 周钦佩. 北方工业大学, 2018(12)
- [5]SiC MOSFET开关行为及故障诊断研究[D]. 张经纬. 中国矿业大学, 2018(02)
- [6]高温氧化对SiC MOS器件栅氧可靠性的影响[J]. 周钦佩,张静,夏经华,许恒宇,万彩萍,韩锴. 半导体技术, 2017(10)
- [7]SiC和GaN电力电子器件的研究进展[J]. 李天宇. 微电子学, 2016(05)
- [8]高介电常数叠栅介质的淀积工艺与特性研究[D]. 陈煜海. 西安电子科技大学, 2015(03)
- [9]ULSI铜互连中电迁移可靠性研究及其工艺整合优化[D]. 杨荣华. 复旦大学, 2013(03)
- [10]硼掺杂的纳米管MOSFET的光电输运特性研究[D]. 王捷吟. 东华大学, 2013(06)