一、Viterbi译码性能分析及路径存储长度影响的研究（论文文献综述）
卜庆增[1]（2021）在《高性能多模式Viterbi译码器研究与设计》文中研究表明Viterbi算法是一种基于网格图的最佳序列译码算法,该算法以其优良的纠错性能广泛应用于各种通信系统中,但随着通信技术的发展,出现了多种通信标准,这些标准在进行信道编码纠错时,大多数采用卷积码与Viterbi算法相结合的编码方式。每个标准都有不同的编码形式,每种形式都对译码器提出了不同的要求。另外,制造商对构建可以在多种标准下运行的通信设备或系统有着浓厚的兴趣。这意味着通信设备既要兼容这些通信标准,又要具有动态切换这些标准的能力。为了满足通信系统中存在的多种通信标准,本文设计实现了一款能够支持这些标准的高性能多模式Viterbi译码器。本文深入理解卷积码的译码算法及原理,并根据设计要求,对该Viterbi译码器进行了逻辑设计、验证与综合等工作,主要针对以下几个方面展开了研究:研究Viterbi译码基本原理,在Viterbi译码理论基上探讨支持多码率、多约束长度译码方法,根据要求设计实现了支持软、硬两种判决模式,同时可以对约束长度为5-9编码率为1/2、1/3和1/4的单移位寄存器卷积码进行操作,码率和约束长度由多项式确定,且支持任意帧长度。分析Viterbi译码器中各个模块最新研究方法,确定整体设计方案,并完成译码器的设计。其中,ACS计算单元采用4个基数为16的ACS级连结构,该结构每个周期执行4次ACS操作,在基数为16的子网格图上运行,因此跳过了四个网格阶段中的三个阶段的状态度量存储器输入输出操作,从而使状态度量存储器带宽减少75%;幸存路径管理部分采用回溯法与滑窗相结合的方式,并且支持三种回溯方式,这种管理方式能够解决译码时幸存路径存储器无法存储大数据量的问题;为了解决度量溢出问题,提出了一种改进的模归一法,与其他设计相比,本设计中的路径度量计算结果采用13 bit有符号数量化;同时为了确定译码结果是否可靠,在每次“加比选”计算后,都有1 bit的Yamamoto判断位。为保证设计的正确性和完善性,在完成设计后,根据设计要求及译码器工作方式,对该Viterbi译码器的各个模块进行验证,同时进行了系统级验证。使用MATLAB软件对译码器进行不同模式下误码率分析,结果表明该译码器完全满足多功能设计要求,适用多种通信标准,并得到很好的误码性能。根据项目要求采用55nm CMOS工艺,在该工艺下综合后得出工作频率达到了350MHz。
张正宇[2]（2021）在《高速移动场景下基于深度学习的物理层关键技术研究》文中研究指明近年来,随着高铁逐渐成为地域沟通和人才流动的主要交通方式,高速铁路场景成为LTE、5G等无线通信系统的重要研究场景之一。由于高速移动无线信道具有快时变、非平稳等特性,给无线传输技术如信道估计与预测、信号检测与解调、信道均衡、信道译码等带来巨大的挑战,导致接收机性能恶化;另一方面,相比公网场景,不同通信模块之间在高速铁路场景下的联合性能表现是次优的,并且需要支持不同的通信制式,大大增加了接收机的适应压力。为了缓解高速铁路场景给无线传输技术带来的种种负面影响,亟需针对在高速铁路场景对物理层的关键技术展开研究优化。本文以实现高速铁路场景下的高速率高可靠通信为目标,分析了高速铁路场景下的无线信道特性并总结多普勒频移与非平稳时变响应的特殊性,借助神经网络的特征提取与非线性映射能力,研究基于深度学习的无线传输技术。首先,论文研究了高速铁路场景下多普勒频移的动态特性,结合无线通信系统中参考信号的配置方式,提出了一种新的基于长短时记忆（Long Short-Term Memory,LSTM）网络的多普勒频移预测算法。利用基于理论值的初始训练集和基于估计值的动态训练集,实现在行驶周期上的跟踪训练,在不改变帧结构的前提下,该算法取得了比传统估计算法更好的预测性能,并能减小参考信号处估计误差对预测的影响。随后,论文针对高速铁路场景下信道冲激响应的快时变非平稳特性,提出了基于模型驱动的自适应接收机,利用小规模卷积神经网络（Convolutional Neural Network,CNN）搭建的Channel Net完成对信道的跟踪,提供准确的信道状态信息,利用CNN+LSTM联合结构搭建的Signal Net完成对接收信号的检测与恢复,输出估计的发送数据。两类网络驱动下的接收机利用参考信号上的历史估计值进行实时训练,自适应高速铁路场景下的信道变化。该方案在不改变帧结构的情况下,达到与传统算法在额外参考信号辅助下的接收性能,实现高速铁路场景下的高可靠性和高传输效率通信。最后,论文对不同信道编码方案的传统译码算法展开仿真,讨论了两种类型训练集对译码性能的影响,提出基于神经网络的通用译码方案。利用CNN挖掘编码序列中的特征,设计通用译码网络结构与译码方案,针对不同编码方案保存对应的神经网络权值,在不同编码方案上实现与传统算法接近的译码性能。
吴雪玲[3]（2021）在《基于FPGA的Turbo编译码的研究与设计》文中提出近年来,由于无线通信技术迅速发展,导致频谱资源紧张,且数据在无线信道中传输会受到各种噪声的干扰,因此提高系统传输的有效性和可靠性成为了近年的研究热点。Turbo码作为信道编码不仅抗衰落能力强、频带资源利用率高、码间抗干扰能力强,而且性能接近香农理论极限值,具有重要的研究价值。而Turbo码中包含交织与迭代,迭代次数越多译码器性能越好,但同时资源消耗、译码复杂度和时延也会增加,因此资源消耗、译码复杂度和时延成为了Turbo码在通信系统中无法平衡有效性和可靠性的问题。本文以平衡通信系统有效性和可靠性、降低译码复杂度与延时为目标,对Turbo编译码进行研究,研究内容如下:本文首先对Turbo编译码、交织解交织、加扰和解扰的结构进行了分析,并提出改进的软输入软输出维特比（SOVA）译码算法。1、在解决溢出问题时,提出最大限度的预定义存储度量值的方法,保证在数据帧长度内累积度量值不会溢出,可以减小运算量以及资源消耗,在保证算法性能的基础上,减小了计算复杂度。2、在进行回溯更新可信度值时,提出改进的回溯结构。在滑窗回溯结构的基础上进行改进,每次回溯竞争路径时只比较幸存路径和竞争路径最后一个回溯时刻的判决值,可以减少不必要的回溯操作,在保证算法性能的基础上,减小译码延时。3、使用信道交织修正Turbo译码算法,降低数据在Rayleigh信道中传输的误码率。其次,对影响Turbo码性能的各种因素进行仿真分析,这些因素包括不同译码算法（主要是最大后验概率（MAP）类算法和SOVA算法）、交织深度、迭代次数以及码率等。根据仿真结果可以得出结论:MAP类算法的译码性能比SOVA译码算法好;交织深度越长、迭代次数越多、编码码率越低,算法误码率越小,译码复杂度越大。然后分析不同译码算法的计算复杂度和时间复杂度,改进后的SOVA译码算法降低了计算复杂度,保证了算法的性能。最后根据仿真结果,对信道编码发射端和接收端进行硬件设计与实现。用Verilog语言编写Turbo编译码、交织与解交织、加扰与解扰的功能模块,使用Simulation工具对功能模块进行仿真验证,比较仿真与理论结果,结果表明各功能模块硬件设计符合要求。使用Zynq 7000开发板作为系统验证平台,分别下载发射系统与接收系统程序,使用在线分析工具ILA获取编译码波形并分析,结果表明系统在FPGA中正常工作。
王号成[4]（2021）在《OVXDM低复杂度译码算法研究》文中提出重叠X域复用（Overlapped X Domain Multiplexing,OVXDM）技术是一种新型的非正交高频谱效率编码方式。与传统通信系统相比,OVXDM系统通过违反奈奎斯特准则,缩小发送符号间的间隔,使得相邻的K个符号在X域（时域或频域）有规律地移位重叠,提高单位时间或带宽内的信息发送效率,从而达到提升系统频谱效率的效果。与传统通信系统不同之处在于,重叠复用原理认为符号间的重叠不是一种干扰,如果对其进行有规律地重叠,这可以作为一种有益的编码约束关系。而且,相邻的K个符号间的重叠越严重,相应的频谱效率提升越明显。但是,符号间的重叠导致在接收端译码算法的计算复杂度急剧增加。当采用最大似然算法对其进行译码时,其译码算法的计算复杂度随着重叠复用重数K的增加指数增长,这限制了其实际应用。因此,为了推动OVXDM技术的实际应用,研究适合OVXDM系统的低计算复杂度的译码算法具有重要意义。在本论文中,主要针对时域OVXDM系统进行了以下几个方面的研究。首先,介绍了三种通过违反奈奎斯特准则来提升频谱效率的通信技术:FTN、SEFDM和OVXDM,并对这三种相似的通信技术之间的区别与联系做了简要分析。其中着重介绍了本文研究的OVTDM技术的系统模型,并简要概述了目前针对OVTDM系统提出的各种译码算法的译码原理及译码流程。这些工作为低计算复杂度译码算法的研究奠定了基础并提供了新的研究思路。之后,在以上理论分析的基础上,提出了一种新型的低计算复杂度译码算法——双向维特比译码算法（Bidirectional Viterbi Algorithm:BVA）。仿真结果表明,与最优译码算法相比,双向维特比译码算法耗费的译码时间减少了将近一半,并且其译码性能基本没有损失。BVA降低了对接收端译码器的硬件要求,这将避免出现译码信息的擦除和缓存区的溢出。这些优点对OVTDM在高频谱效率场景的应用具有重要意义。最后,提出了另一种新型的低计算复杂度的译码算法——k-best Viterbi译码算法。这种算法通过对Viterbi译码算法进行简化,减少幸存路径条数,从而降低其译码复杂度。仿真结果表明,所提出的k-best Viterbi译码算法比Fano译码算法有着更加优秀的译码性能。相较于Viterbi译码算法,所提出的k-best Viterbi译码算法计算复杂度更低,同时其译码性能接近于最优译码性能。尤其在重叠复用重数比较大的条件下,k-best Viterbi译码算法保留相对较少的幸存路径也能达到接近最优的译码性能,这显示了该算法在高频谱效率下译码的优势。
吴倩文[5]（2021）在《毫米波高速通信中信道编译码技术研究》文中指出随着5G对高速率、低时延、高可靠等业务提出了更高的要求,毫米波通信链路成为现代通信中的重要传输技术。针对毫米波通信中的抗干扰问题,本文将使用信道编译码技术进行分析解决,以保证数据在通信系统中能够高可靠传输。为满足毫米波通信系统中低延时和高速率的应用需求,本文主要对卷积码和低密度奇偶校验（Low Density Parity Check Code,LDPC）码进行研究,对于低延时和高速率的应用场景可以采用卷积码,对于大数据量的应用场景可以采用LDPC码。本文首先对毫米波通信中的信道编译码基本原理进行阐述,重点对卷积码和准循环LDPC（Quasi-Cyclic Code,QC-LDPC）码展开讨论。接着分析信道编译码的各种算法,包括Viterbi译码算法和LDPC译码算法,其中利用网格图（Trellis）对Viterbi译码过程详细推导。然后利用Matlab R2020a软件进行信道编译码系统的搭建,并对LDPC码的四种译码算法进行仿真对比,选取本文使用的归一化最小和（Normalized Min-Sum,NMS）算法及确定其各项参数。最后在FPGA上实现卷积码和LDPC码编译码器的硬件设计。对于Viterbi译码器的低延时设计,本文选择1/2码率的（2,1,7）卷积码进行硬件实现,其数据输出延时为79个时钟周期,利用基于Xilinx公司的Virtex-7芯片综合后,其最高工作频率可达203MHz。经10路并行后的数据传输速率可达到1256 Mbps,即支持吉比特级的传输速率,满足了低延时、高速率的目标要求。对于分层部分并行的LDPC码译码器设计,经FPGA芯片综合后,其最高工作频率可达232MHz,且在迭代次数为8时,其吞吐量可达811.53Mbps,满足了高吞吐量的预期目标。
孔江坤[6]（2020）在《NB-IoT下行广播信道编译码模块设计及实现》文中研究说明窄带物联网（Narrow Band Internet of Things,NB-Io T）作为物联网的主用通信方式,目前已被国内三大通信运营商确定为物联网通信的首选方案。NB-Io T具备广覆盖、低功耗、成本低和大连接等优点,更易于在现有蜂窝网络上布设,实现“万物互联”的目标。在布置NB-Io T基站位置时,通常使用小型化的NB-Io T便携式网络测试分析仪协助确定基站的最佳位置,以避免因基站位置不佳而导致的信号覆盖范围冗余或缺失的问题。然而,实际测试中发现,现有NB-Io T便携式网络测试分析仪的编译码模块性能不够理想,还存在一定的提升空间。目前NB-Io T便携式网络测试分析仪主要采用Viterbi译码算法和ML译码算法,ML译码算法的误码率虽然最低,但该算法的运算复杂度较高,译码要用较长的时间,难以满足NB-Io T的实时性要求;而Viterbi译码算法的运算复杂度虽然相对较低,但该算法的误码率性能相对较差。因此,研究一种同时具有良好运算复杂度与译码性能,适合于硬件实现的信道译码算法对于助力NB-Io T的推广与应用具有重要的意义。因此,本论文重点针对NB-Io T便携式网络测试分析仪的编译码模块展开研究,以降低运算复杂度,提高译码性能为目标展开算法设计与软硬件实现研究,以期改善现有NB-Io T便携式网络测试分析仪误码率高、时延大、抗干扰能力偏弱等问题,为NB-Io T便携式网络测试分析仪实现高性能的编译码模块提供技术支持。本文主要开展的工作和创新点如下:（1）针对当前NB-Io T便携式网络测试分析仪的编译码模块的译码效果不是很理想的问题,提出了一种基于正逆向结合的Viterbi译码改进算法。该算法在原有的Veiterbi算法的基础上改变译码的顺序,假如k/2处支路度量的值比k处支路度量值的二分之一小,此时,采用逆序译码的效果要比传统的正向译码效果要好,将采用逆序译码。反之,正向译码的效果好于逆向译码,将采用传统的Viterbi正向译码。经过Matlab仿真实验发现,经过改进的Viterbi译码算法在AWGN和瑞利多径衰落信道环境下进行译码要比未改进的Viterbi译码算法多1d B的增益,能够很好的降低当前Viterbi译码算法的误码率,译码时间也能大幅度减少。另外,改进的Viterbi译码算法的译码性能在接近最大似然算法性能的情况下比最大似然算法的复杂度要低,非常适用于编译码模块的硬件实现,故经过改进的Viterbi算法是一种性能折中的译码算法,适用于NB-Io T下行广播信道编译码模块的译码实现。（2）设计一种基于Matlab的软件实现模块,测试改进的Viterbi译码算法的译码性能。本文中设计的软件实现模块通过模拟在不同信噪比环境下编译码模块的仿真曲线,计算时间复杂度和误码率,能够验证改进算法的译码性能。经过3000次的译码仿真结果比较和时间复杂度及误码率的分析证明,改进的Viterbi译码算法在复杂的环境下仍然保持良好的译码性能,能够很好的解决当前NB-Io T便携式网络测试分析仪编译码模块抗干扰能力较弱的短板。（3）基于通用软件无线电外设（Universal Software Radio Peripheral,USRP）搭建了本文中所提到改进算法的硬件验证环境。在该硬件验证环境下,PC端产生NBIo T信号,发射端USRP对该原始信号进行编码并发送,然后在干扰端USRP附加不同强度的加性高斯白噪声来模拟复杂的噪声环境,接收端USRP对叠加干扰后的信号进行接收与变频,恢复基带信号并进行解调和译码,最后在PC监测端对译码性能进行评估。根据实验结果显示,在基于软件无线电外设的硬件环境下,该改进算法具有和软件实验环境下相近的误码率和时间复杂度,进一步证明了文中改进算法具有优异的译码性能。
王梦[7]（2020）在《基于流水线译码器结构的LDPC-CC码的译码算法研究与FPGA实现》文中研究说明低密度奇偶校验（Low-density Parity-check,LDPC）分组码,这种码型在定义的时候是利用了它自身的校验矩阵的,因为校验矩阵具有稀疏特性,所以LDPC码在译码的时候,可以采用置信传播（Belief Propagation,BP）这种译码算法进行译码,此种码的错误性能和香农极限之间的差异非常小。卷积码是一种具有编码器记忆特性的码,在误码性能上,分组码是比这种码的性能差的。低密度奇偶校验卷积码（Low-density Parity-check Convolutional Codes,LDPC-CC）是包含卷积特性这个特性的LDPC码,其校验矩阵具有与LDPC码相同的特性。同时,它也具有卷积码编码器的记忆特性,所以其编码器和译码器的结构设计很特殊。本文通过研究和分析LDPC-CC码的概念和结构,引出它的校验矩阵的构造方法。因为LDPC-CC码校验矩阵的特性和LDPC码类似,也有稀疏性这个特性,所以LDPC-CC码在译码的时候也可以采用BP译码算法;同时,由于它还具有卷积码的优点,其校验矩阵是包含记忆特性的,因此编码后其变量节点与校验节点之间的约束关系被限制为固定长度,所以LDPC-CC码这种码的译码结构可以设计为流水线结构。本文的主要内容是LDPC-CC码的译码器结构设计。本文通过仿真LDPC-CC码的编码和译码获得了大量的模拟数据。根据这些数据,影响LDPC-CC码译码性能的几个关键因素如译码算法、记忆长度、比重因子就被分析得到了。因为LDPC-CC码译码器是具有较高的译码时延和较低的存储效率这两个缺点的,所以针对LDPC-CC码的流水线译码器,本文重点研究了三种改进方案:一种是设计一个规则,使处理器暂停计算,即部分校验是由处理器每次做出硬判决而获得的序列来完成的。一种是采用按需变量节点激活计划（On-Demand Variable Node Activation Schedule,OVA）,在校验节点和变量节点的信息更新时,做出一些调整,这样的调整不会更改校验节点的激活顺序,但是只要校验节点激活需要消息,就激活变量节点,而不是激活将要离开操作区域的变量节点。最后一种是采用紧凑型流水线译码架构,让相邻的操作区域重叠以减少译码器的总存储需求。在这种布置中,由于属于重叠区域的比特尚未为下一次迭代做好准备,所以误码率（Bit Error Rate,BER）有望增加。仿真结果表明,采用这三种改进的译码算法,不仅能够降低译码器的初始时延,同时也会减小译码的复杂度,从而提高了译码器的性能。论文在对LDPC-CC码译码器进行了深入地研究和分析之后,构建出了译码器的整体硬件实现结构。在QuartusⅡ这个软件中,使用Verilog硬件描述语言（Hardware Description Language,HDL）这种输入的方式,分别对译码器的每个子模块进行硬件语言程序的编写。然后使用PowerPlay Early Power Estimator这个工具,通过设置不同的频率值来对LDPC-CC码译码器整体的结构进行了功耗的测试,最后通过功耗测试结果分析了LDPC-CC码译码器的相关资源使用情况。结果表明,与流水线译码算法相比,虽然OVA译码算法的逻辑单元和寄存器使用量都增加了,但是OVA译码算法性能却明显优于流水线译码算法。因此,牺牲一些硬件资源来达到提高译码性能的目的是非常有价值的。
罗小红[8]（2020）在《基于反向蝶形计算的低存储容量Turbo码译码器设计及FPGA实现》文中提出Turbo码由于其译码性能接近Shannon极限,成为信道编码领域的重点研究码型,并被广泛的应用于无线通信系统中。目前,Turbo码已被LTE-Advanced标准所采用作为信道编码方式,同时也被应用于物联网,图像的加密传输以及深空通信中。在Turbo码译码器进行硬件实现时,由于译码器通常是采用迭代方式进行译码,会对存储单元进行频繁的访问造成较大的功率损失。其中,对状态度量缓存（State Metric Cache,SMC）的访问造成的功率损失占到译码器总体功率消耗的一半以上。因此,对于功率受限的无线通信系统中,Turbo码译码器的功耗成为了重要的问题。为了解决这个问题,满足低功耗无线通信系统的设计要求,一种低存储容量的Turbo码译码器结构设计成为了重要的研究内容。本文以LTE-Advanced标准下的Turbo码为研究对象。首先,对Turbo码的编码方法和译码原理进行介绍。其次,对最大后验概率（Maximum A Posteriori,MAP）算法以及它的改进算法进行理论推导和分析。然后,根据改变状态度量存储方式的设计思路,提出了基于线性估算的Turbo码译码器结构设计方案。通过在传统的结构中插入一个排序模块和增量计算模块,将计算出的增量比特和位置比特进行存储,来代替对前向状态度量的存储。结果表明,该设计方案使得SMC容量降低了55%。在上述的基于线性估算的Turbo码译码器结构设计中,虽然减少了SMC容量达到了降低功耗的目的,但是SMC容量还可以进一步降低;并且对状态度量的处理是有损压缩过程,使得误码率（Bit Error Rate,BER）和误包率（Packet Error Rate,PER）性能有一定的损失,同时该译码结构的并行程度不够。因此,本文根据反向计算的设计思路,提出了一种基于反向蝶形计算的Turbo码译码器结构设计方案。在该设计方案中,将传统的编码网格图分成四个独立的蝶形单元,不在存储所有的前向状态度量,只需要存储符号比特和不能反向计算的状态度量。该设计方案使得SMC容量的降低了65%,并且BER和PER性能与对数域最大后验概率（Maximum A Posterior Probability Algorithm in Logarithmic Domain,Log-MAP）算法非常接近。论文最后对基于反向蝶形计算的译码器结构设计进行了深入的研究和探讨,然后在Quartus II 13.0软件平台中,采用Verilog硬件描述语言（Hardware Description Language,HDL）,对该设计结构进行编程实现,并使用PowerPlay Early Power Estimator和ModelSim进行功耗测试和译码时间分析。结果表明,在硬件资源使用方面,与传统的译码器结构相比,该译码器结构总的内存量降低了35.62%;在功耗和译码时间方面,在200MHz的工作频率下,总功耗较传统的译码器结构降低了15.38%,同时译码时间较线性估算的译码器结构减少了45.45%。因此,本文所设计的Turbo码译码器在保持较好的译码性能的同时功耗也得到了有效的降低。
陈培[9]（2020）在《卷积码神经网络译码算法的优化及硬件实现》文中进行了进一步梳理卷积码作为一类重要的纠错码被广泛应用在各种通信系统中。神经网络在各个领域展现了出色的能力,把神经网络应用到卷积码的译码过程也吸引了很多研究。论文在本实验室提出的卷积码神经网络译码算法的基础上,开展了算法优化及硬件实现的研究。主要进行了以下工作:（1）在本实验室提出的卷积码神经网络译码算法的基础上,提出了三种集成译码方案,使得其误码率降低至少10%,且随着信噪比的提高,误码率降低的比例呈现增加的趋势;通过优化集成长度使得译码吞吐率提高了一倍。（2）对神经网络译码算法中的神经网络进行了压缩。其中通过对神经网络进行裁剪使得神经网络参数减少了98%;通过量化方案设计使得神经网络译码器的量化位宽降低至8比特。（3）对神经网络译码算法进行了硬件实现。根据对译码吞吐率和译码性能的不同考量,实现了三种满足不同要求的神经网络译码器,且通过参数化设计实现了兼容多种译码窗口长度及多种并行度的神经网络译码器;并基于Modelsim对本文实现的神经网络译码器进行了功能仿真,验证了其译码性能;最后基于Quaturs II在Stratix IV-EP4SGX230KF40C2对神经网络译码器进行了综合优化及布局布线。
陈元春[10]（2020）在《低延迟Turbo码译码算法的硬件设计与实现》文中认为Turbo码是一种基于并行级联卷积码的信道编译码,由于其在抗衰落和抗干扰方面性能优异,因此成为了CCSDS信道编码标准之一。本文基于该标准实现了帧长为8160的Turbo码编译码器的硬件设计与实现。首先简要介绍了Turbo码编译码的原理,接着对其性能进行仿真,然后重点研究了硬件设计以及改进方法,最后在项目系统中对Turbo码的实际性能进行测试。在MATLAB环境下的仿真中,本文共分析了三种译码算法的性能。通过不同参数角度的对比,得出了本课题8160bit帧长Turbo码的基本性能指标,并将结果与相关文献进行对比。在FPGA硬件设计时,针对传统MAP类译码算法延迟大,吞吐率低的不足,提出了基于滑动窗Max-Log-MAP算法的改进译码结构。所述改进主要包括以下四点:第一点是采用两个分量译码器并行译码的设计方法。第二点是对分支度量的计算结构进行拆分。第三点是独立设计分量译码器1和2,搭配新设计出的交织器和解交织器。第四点是采用流水线结构完成“加比选”计算,优化了先验信息的存储及读取方法。通过以上改进,降低了译码延迟时间,并且提高了吞吐率以及减少了资源消耗。相比于MAP类算法的传统译码结构,本文所设计的结构使得单个分量译码器中的LLR输出时间提前了99%,译码器存储资源节省了67%。在项目系统平台上的测试表明,所设计的Turbo码译码器能够稳定工作在130MHz的时钟下。本文所实现的Turbo码编译码器,已经成功应用于某无人机图像数据实时传输系统中。在迭代5次时,译码器延迟时间小于5ms,吞吐率高于8Mbps,满足了本课题对图像数据传输的要求。
二、Viterbi译码性能分析及路径存储长度影响的研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Viterbi译码性能分析及路径存储长度影响的研究（论文提纲范文）
（1）高性能多模式Viterbi译码器研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 主要工作 |
| 1.4 论文的组织结构 |
| 第二章 卷积码和Viterbi译码原理 |
| 2.1 卷积码编码基本原理 |
| 2.1.1 卷积码的概念 |
| 2.1.2 卷积码表达方式 |
| 2.2 Viterbi译码算法原理 |
| 2.2.1 Viterbi译码基本原理 |
| 2.2.2 Viterbi译码实现步骤 |
| 2.3 本章小结 |
| 第三章 Viterbi译码器的整体设计 |
| 3.1 设计要求 |
| 3.2 总体结构 |
| 3.3 译码器与EDMA的通信 |
| 3.3.1 Viterbi译码器专用EDMA资源 |
| 3.3.2 Viterbi译码器与DSP的通信过程 |
| 3.4 输入输出格式及FIFO |
| 3.4.1 输入数据格式 |
| 3.4.2 译码结果输出格式 |
| 3.4.3 输入输出FIFO |
| 3.5 寄存器的实现 |
| 3.6 整体控制单元 |
| 3.6.1 同步事件的产生 |
| 3.6.2 中断的产生 |
| 3.7 本章小结 |
| 第四章 译码器关键模块设计 |
| 4.1 ACS计算单元 |
| 4.1.1 状态度量的计算及最大状态的选择 |
| 4.1.2 ACS计算单元的实现 |
| 4.1.3 分支度量计算和选择 |
| 4.1.4 Yamamoto参数 |
| 4.2 状态度量防溢出处理 |
| 4.2.1 状态度量防溢出方法 |
| 4.2.2 状态度量存储器及其地址 |
| 4.3 回溯管理单元 |
| 4.3.1 回溯管理架构 |
| 4.3.2 滑窗回溯原理 |
| 4.3.3 回溯判决存储器及其地址的产生 |
| 4.4 本章小结 |
| 第五章 功能验证与性能分析 |
| 5.1 Viterbi译码器模块验证 |
| 5.1.1 寄存器及控制模块验证 |
| 5.1.2 XEVT和 REVT事件产生验证 |
| 5.1.3 分支度量选择单元的验证 |
| 5.1.4 回溯管理单元验证 |
| 5.1.5 状态度量存储器验证 |
| 5.2 Viterbi译码器系统验证 |
| 5.3 译码器的综合 |
| 5.4 性能分析 |
| 5.4.1 误码率 |
| 5.4.2 不同码率性能分析 |
| 5.4.3 Viterbi译码器性能比较 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录:作者在攻读硕士学位期间发表的论文 |
（2）高速移动场景下基于深度学习的物理层关键技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 1 引言 |
| 1.1 研究背景与意义 |
| 1.1.1 高速铁路通信的发展 |
| 1.1.2 高速铁路场景的特殊性 |
| 1.1.3 基于深度学习的无线传输技术 |
| 1.2 研究现状与问题 |
| 1.2.1 基于深度学习的无线信道预测 |
| 1.2.2 基于深度学习的模型驱动接收机 |
| 1.2.3 基于深度学习的信道译码算法 |
| 1.3 主要内容与章节安排 |
| 2 高速铁路场景无线传输及深度学习 |
| 2.1 高速铁路场景下的无线信道特性 |
| 2.1.1 多普勒频移特性 |
| 2.1.2 非平稳时变响应特性 |
| 2.2 LTE、5G系统无线传输物理层技术 |
| 2.2.1 下行链路物理传输资源结构 |
| 2.2.2 OFDM系统物理层中的无线传输技术 |
| 2.3 深度学习网络数学建模 |
| 2.3.1 神经网络模型 |
| 2.3.2 卷积神经网络模型 |
| 2.3.3 长短时记忆网络模型 |
| 2.4 本章小结 |
| 3 高速铁路场景下基于LSTM的多普勒频移预测 |
| 3.1 HST信道模型 |
| 3.2 基于LSTM的多普勒频移预测方案 |
| 3.2.1 初始预训练和动态跟踪训练策略 |
| 3.2.2 基于多普勒频移估计值的预处理 |
| 3.2.3 基于LSTM的多普勒频移预测网络 |
| 3.3 基于LSTM的多普勒频移预测参数优化 |
| 3.3.1 针对网络超参数的优化 |
| 3.3.2 针对收敛效率的优化 |
| 3.3.3 针对迭代次数的优化 |
| 3.4 高速铁路场景下多普勒频移预测性能仿真评估 |
| 3.4.1 不同速度下的预测准确度 |
| 3.4.2 多普勒频移预测的鲁棒性 |
| 3.4.3 LSTM预测网络的复杂度 |
| 3.5 本章小结 |
| 4 高速铁路场景下基于模型驱动的自适应接收机 |
| 4.1 WINNER信道模型 |
| 4.2 基于模型驱动的自适应接收机方案 |
| 4.2.1 基于参考信号的接收机功能实现 |
| 4.2.2 基于模型驱动的自适应接收机模型 |
| 4.2.3 Channel Net子网络模块 |
| 4.2.4 Signal Net子网络模块 |
| 4.3 基于模型驱动的接收机参数优化 |
| 4.3.1 模型驱动网络超参数优化 |
| 4.3.2 实时更新算法参数优化 |
| 4.4 基于模型驱动的的接收机性能仿真评估 |
| 4.4.1 Channel Net网络预测性能 |
| 4.4.2 模型驱动接收机接收性能 |
| 4.4.3 模型驱动接收机复杂度 |
| 4.5 本章小结 |
| 5 基于神经网络的通用信道译码器 |
| 5.1 基于CNN的通用译码方式与结构设计 |
| 5.1.1 两类译码下的CNN通用译码方式 |
| 5.1.2 基于约束特征的通用译码网络设计 |
| 5.2 错误图样训练集和噪声训练集 |
| 5.3 基于CNN的通用译码器性能分析 |
| 5.3.1 不同编码方案的通用译码性能 |
| 5.3.2 不同码型的通用译码性能 |
| 5.4 本章小结 |
| 6 结论 |
| 6.1 论文工作总结 |
| 6.2 研究工作展望 |
| 参考文献 |
| 作者简历及攻读硕士学位期间取得的研究成果 |
| 学位论文数据集 |
（3）基于FPGA的Turbo编译码的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 研究背景 |
| 1.2 研究意义 |
| 1.3 文章内容与结构安排 |
| 2 Turbo码基础理论研究 |
| 2.1 卷积码基础 |
| 2.1.1 卷积编码原理 |
| 2.1.2 卷积码的描述方式 |
| 2.1.3 递归系统卷积码 |
| 2.2 Turbo编译码原理 |
| 2.2.1 Turbo编码原理 |
| 2.2.2 Turbo码译码原理 |
| 2.3 交织与解交织 |
| 2.4 扰码与解扰码 |
| 2.5 常见信道 |
| 2.6 本章小结 |
| 3 Turbo译码算法及其改进算法的研究与性能分析 |
| 3.1 Turbo译码算法 |
| 3.1.1 MAP译码算法 |
| 3.1.2 Log-MAP译码算法 |
| 3.1.3 Max-Log-MAP算法 |
| 3.1.4 SOVA译码算法及其改进算法 |
| 3.2 Turbo译码算法及其改进算法的仿真 |
| 3.2.1 未编码与不同译码算法对性能的影响 |
| 3.2.2 交织深度对译码性能的影响 |
| 3.2.3 迭代次数对译码性能的影响 |
| 3.2.4 码率对译码性能的影响 |
| 3.3 译码复杂度分析 |
| 3.4 本章小结 |
| 4 Turbo编码器的FPGA设计与实现 |
| 4.1 扰码 |
| 4.2 参数配置 |
| 4.3 交织器 |
| 4.4 分量编码器 |
| 4.5 删余复用模块 |
| 4.6 编码系统的仿真设计与实现 |
| 4.7 本章小结 |
| 5 Turbo译码器的FPGA设计与实现 |
| 5.1 信道解交织 |
| 5.2 分量译码器 |
| 5.2.1 分支度量计算单元 |
| 5.2.2 加比选单元(ACSU) |
| 5.2.3 软信息 |
| 5.3 解扰 |
| 5.4 译码系统的仿真设计与实现 |
| 5.5 Turbo编译码器板级测试与验证 |
| 5.5.1 开发板选型及开发工具简介 |
| 5.5.2 FPGA验证流程与平台 |
| 5.5.3 Turbo编译码器板级测试 |
| 5.6 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读学位期间取得的研究成果 |
（4）OVXDM低复杂度译码算法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 论文研究背景及意义 |
| 1.2 研究现状 |
| 1.3 论文内容和章节安排 |
| 第二章 重叠复用技术原理 |
| 2.1 违反Nyquist准则的高频谱效率新型编码技术 |
| 2.1.1 FTN技术原理 |
| 2.1.2 SEFDM技术原理 |
| 2.1.3 OVXDM编码原理 |
| 2.2 OVXDM系统模型 |
| 2.3 OVTDM系统译码算法 |
| 2.3.1 Viterbi译码算法 |
| 2.3.2 BCJR译码算法 |
| 2.3.3 序列译码算法 |
| 2.3.4 球形译码算法 |
| 2.3.5 多比特滑动堆栈译码算法 |
| 2.4 本章小结 |
| 第三章 双向Viterbi译码算法研究 |
| 3.1 双向维特比译码算法原理 |
| 3.1.1 OVTDM最优译码原理 |
| 3.1.2 双向维特比译码算法原理 |
| 3.2 双向维特比译码算法性能分析 |
| 3.2.1 数据帧长对译码性能的影响 |
| 3.2.2 双向维特比译码算法与维特比译码算法性能对比 |
| 3.2.3 复用波形对译码性能的影响 |
| 3.2.4 结论 |
| 3.3 本章小结 |
| 第四章 k-best Viterbi译码算法研究 |
| 4.1 k-best维特比译码算法原理 |
| 4.1.1 k-best Viterbi与Viterbi译码算法 |
| 4.1.2 k-best Viterbi译码算法原理 |
| 4.1.3 计算复杂度分析 |
| 4.2 算法误码性能分析 |
| 4.3 k-best译码算法性能分析 |
| 4.3.1 k-best译码算法性能 |
| 4.3.2 k值对k-best Viterbi译码算法影响 |
| 4.3.3 复用波形对k-best Viterbi译码算法影响 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 研究工作总结 |
| 5.2 工作建议及未来研究方向 |
| 参考文献 |
| 附录：缩略语词表 |
| 致谢 |
| 攻读学位期间取得的学术成果 |
（5）毫米波高速通信中信道编译码技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 主要内容和结构安排 |
| 第2章 毫米波通信系统中的信道编译码 |
| 2.1 毫米波通信系统 |
| 2.2 信道编译码原理 |
| 2.2.1 卷积码基本原理 |
| 2.2.2 LDPC码基本原理 |
| 2.2.3 QC-LDPC码扩展矩阵 |
| 2.2.4 QC-LDPC码编码速率 |
| 2.3 本章小结 |
| 第3章 信道编译码算法研究 |
| 3.1 Viterbi译码算法 |
| 3.2 LDPC编码算法 |
| 3.2.1 直接编码算法 |
| 3.2.2 近似下三角编码算法 |
| 3.2.3 基于QC-LDPC码编码算法 |
| 3.3 LDPC码译码算法 |
| 3.3.1 置信传播算法 |
| 3.3.2 最小和译码算法 |
| 3.3.3 归一化最小和译码算法 |
| 3.3.4 补偿最小和译码算法 |
| 3.3.5 分层最小和译码算法 |
| 3.4 LDPC码译码算法参数确定 |
| 3.4.1 迭代次数 |
| 3.4.2 归一化因子 |
| 3.4.3 量化位宽 |
| 3.5 本章小结 |
| 第4章 信道编译码硬件设计 |
| 4.1 卷积码编码器设计 |
| 4.2 Viterbi译码器低延时设计 |
| 4.2.1 汉明距离计算单元 |
| 4.2.2 ACS加比选单元 |
| 4.2.3 幸存值存储单元 |
| 4.2.4 最小值选择单元 |
| 4.2.5 路径回溯单元 |
| 4.2.6 控制单元 |
| 4.3 LDPC编码器设计 |
| 4.4 分层的部分并行LDPC译码器设计 |
| 4.4.1 输入存储单元 |
| 4.4.2 后验消息存储单元 |
| 4.4.3 校验节点更新单元 |
| 4.4.4 校验消息存储单元 |
| 4.4.5 译码判决单元 |
| 4.4.6 控制单元 |
| 4.5 本章小结 |
| 第5章 仿真验证 |
| 5.1 卷积码编译码仿真验证 |
| 5.1.1 卷积码编译码性能分析 |
| 5.1.2 卷积码编译码仿真结果 |
| 5.2 LDPC编译码仿真验证 |
| 5.2.1 LDPC编译码性能分析 |
| 5.2.2 LDPC编译码仿真结果 |
| 5.2.3 LDPC译码器资源消耗 |
| 5.3 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 作者在读期间发表的学术论文及参加的科研项目 |
（6）NB-IoT下行广播信道编译码模块设计及实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 注释表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外发展与研究现状 |
| 1.2.1 NB-IoT的发展现状 |
| 1.2.2 信道编译码的发展与应用现状 |
| 1.3 论文的架构及安排 |
| 第二章 NB-IoT物理层技术基础 |
| 2.1 NB-IoT介绍 |
| 2.1.1 NB-IoT技术要求及特点 |
| 2.1.2 NB-IoT的三种部署方式及性能比较 |
| 2.2 NB-IoT下行链路物理层关键技术 |
| 2.3 NB-Io T下行广播信道NPBCH |
| 2.3.1 NPBCH的处理流程 |
| 2.3.2 NPBCH与 PBCH比较 |
| 2.4 本章小节 |
| 第三章 NB-IoT下行广播信道编译码算法研究 |
| 3.1 NPBCH信道中的编码方案 |
| 3.1.1 卷积码及咬尾卷积码 |
| 3.1.2 NPBCH信道中的卷积码 |
| 3.2 典型的TBCC译码算法 |
| 3.2.1 最大似然译码算法 |
| 3.2.2 Viterbi译码算法 |
| 3.3 基于正逆向结合的Viterbi译码改进算法 |
| 3.3.1 数学模型 |
| 3.3.2 算法的理论分析 |
| 3.3.3 译码算法仿真结果 |
| 3.4 本章小节 |
| 第四章 编译码模块的设计与实现 |
| 4.1 模块总体架构 |
| 4.2 前端界面设计 |
| 4.2.1 GUI简介 |
| 4.2.2 GUI登录 |
| 4.2.3 用户操作 |
| 4.2.4 程序的封装 |
| 4.3 后端分析模块设计 |
| 4.4 测试与分析 |
| 4.4.1 软硬件验证环境架构 |
| 4.4.2 硬件验证 |
| 4.4.3 软件验证 |
| 4.4.4 结论与分析 |
| 4.5 本章小节 |
| 第五章 总结与展望 |
| 5.1 论文工作总结 |
| 5.2 未来工作展望 |
| 参考文献 |
| 攻读学位期间所取得的相关科研成果 |
| 致谢 |
（7）基于流水线译码器结构的LDPC-CC码的译码算法研究与FPGA实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 引言 |
| 1.1 LDPC-CC码的背景及意义 |
| 1.2 LDPC-CC码的发展及研究现状 |
| 1.3 论文的主要工作和安排 |
| 第二章 卷积码和LDPC分组码 |
| 2.1 卷积码 |
| 2.1.1 卷积码简介 |
| 2.1.2 卷积码基本原理 |
| 2.1.3 卷积码表示方法 |
| 2.1.4 Viterbi译码算法 |
| 2.2 比特交织技术在卷积码中的应用 |
| 2.2.1 比特交织编码调制 |
| 2.2.2 交织器 |
| 2.2.3 基于卷积码的BICM技术 |
| 2.3 LDPC分组码 |
| 2.3.1 线性分组码 |
| 2.3.2 LDPC码的定义及Tanner图 |
| 2.3.3 LDPC码校验矩阵构造方法 |
| 2.3.4 LDPC译码算法 |
| 2.4 本章小结 |
| 第三章 LDPC-CC码 |
| 3.1 LDPC-CC码的定义 |
| 3.2 LDPC-CC码的Tanner图表示方法 |
| 3.3 LDPC-CC码的校验矩阵构造及其编码 |
| 3.4 本章小结 |
| 第四章 LDPC-CC码的译码 |
| 4.1 LDPC-CC码的译码算法描述 |
| 4.2 LDPC-CC码的译码改进方法 |
| 4.2.1 流水线译码器的中止规则 |
| 4.2.2 按需变量节点激活计划 |
| 4.2.3 紧凑型流水线译码器架构 |
| 4.3 LDPC-CC码仿真结果与性能分析 |
| 4.3.1 LDPC-CC码误码性能仿真与分析 |
| 4.3.2 LDPC-CC码与LDPC分组码误码性能仿真对比 |
| 4.3.3 译码算法对误码性能的影响 |
| 4.3.4 记忆长度对误码性能的影响 |
| 4.3.5 比重因子对误码性能的影响 |
| 4.4 本章小结 |
| 第五章 LDPC-CC码译码算法结构的FPGA实现 |
| 5.1 FPGA设计基本流程 |
| 5.1.1 开发平台简介 |
| 5.1.2 QuartusⅡ及Model Sim仿真工具 |
| 5.1.3 Power Play EPE功耗测试工具 |
| 5.2 译码器的设计与实现 |
| 5.2.1 译码器整体构架设计 |
| 5.2.2 主要模块设计 |
| 5.3 设计结果分析与资源使用 |
| 5.3.1 资源使用情况 |
| 5.3.2 Modelsim仿真 |
| 5.4 功耗估算 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 未来工作展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士期间已取得的学术成果 |
| 攻读硕士期间参加的科研项目 |
| 附录A MATLAB仿真程序 |
| 附录B Verilog HDL程序 |
| 附录C RTL仿真图 |
（8）基于反向蝶形计算的低存储容量Turbo码译码器设计及FPGA实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 Turbo码的提出 |
| 1.1.2 Turbo码的发展与应用 |
| 1.1.3 Turbo码的研究现状 |
| 1.2 研究意义 |
| 1.3 论文主要工作及章节安排 |
| 1.3.1 论文主要工作 |
| 1.3.2 章节安排 |
| 第二章 Turbo码的基本原理 |
| 2.1 Turbo码编码原理 |
| 2.1.1 RSC分量编码器 |
| 2.1.2 归零处理 |
| 2.1.3 Turbo码交织器 |
| 2.2 Turbo码译码原理及算法 |
| 2.2.1 Turbo码译码原理 |
| 2.2.2 Turbo码的译码算法 |
| 2.2.3 译码算法性能比较 |
| 2.3 本章小结 |
| 第三章 低存储容量Turbo码译码器结构设计 |
| 3.1 低存储容量Turbo码译码器技术 |
| 3.2 基于线性估算的Turbo码译码器结构设计 |
| 3.2.1 最近优的Log-MAP译码算法 |
| 3.2.2 线性估算原理 |
| 3.2.3 基于线性估算的译码器结构 |
| 3.2.4 性能分析 |
| 3.3 基于反向蝶形计算的Turbo码译码器结构设计 |
| 3.3.1 反向蝶形计算原理 |
| 3.3.2 基于反向蝶形计算的译码器结构 |
| 3.3.3 性能分析 |
| 3.4 本章小结 |
| 第四章 基于反向蝶形计算的Turbo码译码器的FPGA实现 |
| 4.1 FPGA设计流程和设计工具 |
| 4.1.1 FPGA设计流程 |
| 4.1.2 QuartusⅡ及ModelSim仿真工具 |
| 4.1.3 PowerPlay EPE功耗测试工具 |
| 4.2 硬件设计与实现 |
| 4.2.1 译码器整体结构设计 |
| 4.2.2 交织与解交织实现 |
| 4.2.3 SISO译码实现 |
| 4.3 设计结果与分析 |
| 4.3.1 硬件资源使用情况 |
| 4.3.2 译码时间与功耗分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 论文总结 |
| 5.2 未来工作展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士期间已取得的学术成果 |
| 攻读硕士期间参加的科研项目 |
| 附录 AQPP交织参数表 |
| 附录 BVerilog HDL程序 |
（9）卷积码神经网络译码算法的优化及硬件实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要工作及组织结构 |
| 第二章 卷积码和神经网络概述 |
| 2.1 卷积码概述 |
| 2.1.1 卷积码的应用背景 |
| 2.1.2 卷积码的编码原理 |
| 2.1.3 卷积码译码算法 |
| 2.2 神经网络概述 |
| 2.2.1 神经网络的概念 |
| 2.2.2 信道编码和神经网络 |
| 2.2.3 神经网络的压缩 |
| 2.3 本章小结 |
| 第三章 卷积码的神经网络译码算法优化 |
| 3.1 卷积码的神经网络译码算法 |
| 3.1.1 神经网络译码模型 |
| 3.1.2 集成方法 |
| 3.2 集成方法的优化 |
| 3.2.1 集成方案 |
| 3.2.2 集成长度优化 |
| 3.3 神经网络的裁剪 |
| 3.4 本章小结 |
| 第四章 卷积码神经网络译码器的硬件设计 |
| 4.1 硬件平台的选择 |
| 4.2 神经网络译码器量化方案设计 |
| 4.3 神经网络译码器总体架构设计 |
| 4.3.1 神经网络运算单元计算并行方式 |
| 4.3.2 神经网络译码器译码吞吐率分析 |
| 4.3.3 神经网络译码器存储资源消耗分析 |
| 4.4 神经网络译码器各模块设计 |
| 4.4.1 神经网络运算单元各模块设计 |
| 4.4.2 直接译码单元各模块设计 |
| 4.4.3 集成译码模块设计 |
| 4.5 本章小结 |
| 第五章 卷积码神经网络译码器的仿真与综合 |
| 5.1 基于Modelsim的仿真结果 |
| 5.1.1 神经网络控制模块仿真波形图 |
| 5.1.2 最大值选择模块仿真波形图 |
| 5.1.3 码字转换模块仿真波形图 |
| 5.1.4 集成译码模块仿真波形图 |
| 5.1.5 误码率仿真结果 |
| 5.2 基于Quaturs II的综合结果 |
| 5.3 本章小结 |
| 结论 |
| 参考文献 |
| 攻读博士/硕士学位期间取得的研究成果 |
| 致谢 |
| 附件 |
（10）低延迟Turbo码译码算法的硬件设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 信道编码理论的发展 |
| 1.3 Turbo码的研究现状 |
| 1.4 本文主要完成的工作及章节安排 |
| 2 Turbo码的编译码原理 |
| 2.1 Turbo码的编码原理 |
| 2.1.1 典型Turbo码编码器 |
| 2.1.2 递归系统卷积码 |
| 2.1.3 交织器 |
| 2.2 Turbo码编译码器 |
| 2.2.1 CCSDS-Turbo码编码器 |
| 2.2.2 Turbo码译码器 |
| 2.3 Turbo码译码算法 |
| 2.3.1 MAP算法 |
| 2.3.2 Log-MAP算法 |
| 2.3.3 Max-Log-MAP算法 |
| 2.4 本章小结 |
| 3 改进的Turbo码滑动窗译码算法 |
| 3.1 滑动窗算法原理 |
| 3.1.1 MAP类译码算法的传统实现形式 |
| 3.1.2 MAP类译码算法的滑动窗法实现形式 |
| 3.1.3 滑动窗译码算法的时延与存储资源分析 |
| 3.2 影响Turbo码性能的因素 |
| 3.2.1 译码算法对译码性能的影响 |
| 3.2.2 迭代次数对译码性能的影响 |
| 3.2.3 码率对译码性能的影响 |
| 3.2.4 量化精度对译码性能的影响 |
| 3.3 改进的Turbo码并行译码器 |
| 3.3.1 传统分支度量的计算方法以及改进 |
| 3.3.2 Turbo码的译码结构与改进 |
| 3.3.3 改进后的译码结构 |
| 3.4 本章小结 |
| 4 Turbo码编码器和译码器的FPGA实现 |
| 4.1 Turbo码编码器的FPGA实现 |
| 4.1.1 编码器的总体结构设计 |
| 4.1.2 分量编码器1的设计与实现 |
| 4.1.3 分量编码器2的设计与实现 |
| 4.1.4 交织器的FPGA实现原理 |
| 4.1.5 编码器的功能仿真 |
| 4.2 Turbo码译码器的FPGA实现 |
| 4.2.1 译码器的总体结构设计 |
| 4.2.2 改进交织器与解交织器的FPGA实现 |
| 4.2.3 分量译码器控制模块时序设计 |
| 4.2.4 分支度量R模块的设计 |
| 4.2.5 后向状态度量模块的设计 |
| 4.2.6 前向状态度量和对数似然比模块设计 |
| 4.2.7 并行译码控制与迭代控制模块的设计 |
| 4.2.8 译码器的功能仿真 |
| 4.2.9 译码器的时延和吞吐率分析 |
| 4.3 本章小结 |
| 5 硬件验证及结果分析 |
| 5.1 硬件介绍 |
| 5.2 硬件验证结果 |
| 5.2.1 Turbo码编码器 |
| 5.2.2 Turbo码译码器 |
| 5.3 设备测试结果 |
| 5.4 本章小结 |
| 总结 |
| 致谢 |
| 参考文献 |
| 附录 |
四、Viterbi译码性能分析及路径存储长度影响的研究（论文参考文献）
- [1]高性能多模式Viterbi译码器研究与设计[D]. 卜庆增. 江南大学, 2021(01)
- [2]高速移动场景下基于深度学习的物理层关键技术研究[D]. 张正宇. 北京交通大学, 2021(02)
- [3]基于FPGA的Turbo编译码的研究与设计[D]. 吴雪玲. 西南科技大学, 2021(08)
- [4]OVXDM低复杂度译码算法研究[D]. 王号成. 北京邮电大学, 2021(01)
- [5]毫米波高速通信中信道编译码技术研究[D]. 吴倩文. 杭州电子科技大学, 2021
- [6]NB-IoT下行广播信道编译码模块设计及实现[D]. 孔江坤. 西京学院, 2020(04)
- [7]基于流水线译码器结构的LDPC-CC码的译码算法研究与FPGA实现[D]. 王梦. 西南大学, 2020(01)
- [8]基于反向蝶形计算的低存储容量Turbo码译码器设计及FPGA实现[D]. 罗小红. 西南大学, 2020(01)
- [9]卷积码神经网络译码算法的优化及硬件实现[D]. 陈培. 华南理工大学, 2020(02)
- [10]低延迟Turbo码译码算法的硬件设计与实现[D]. 陈元春. 南京理工大学, 2020(01)