一、20GHz的VXI频率合成器模块（论文文献综述）
苏浩[1]（2021）在《基于TSMC 0.18μm的CMOS频率合成器的设计与验证》文中进行了进一步梳理20世纪80年代以来,随着无线通信技术的发展,人们对频率合成技术的需求愈加迫切。近年来,移动通信标准从2G（GSM）,3G（CDMA）,4G（LTE）到5G（NR）不断演进和发展,需要GHz级别的频率发生器来提供本振频率,因此对输出高频稳定信号的频率合成器芯片的需求日益迫切。随着集成电路工艺的快速发展和无线通信市场的迫切需求,频率合成器开始朝着功耗低、易于集成和成本低的方向发展。电荷泵锁相环凭借其相位误差小,捕获范围大的优点,目前被广泛使用在频率合成器的设计之中。本文首先介绍了锁相环系统的理论基础,分析了锁相环各个组件的工作原理并进行了公式化表述,提出了抖动和相位噪声的基本概念和产生机理,介绍了非理想效应,并提出了能有效解决诸如鉴相器死区和电荷泵电流不匹配等非理想效应的方法。本文还对锁相环系统进行线性化的建模分析,通过传递函数分析锁相环系统的稳定性。本文引入了Leeson模型对压控振荡器的相位噪声进行了分析。随后通过Verilog-A编程语言对锁相环的各个模块进行了仿真,在确定锁相环系统的参数(参考频率fref=4MHz,输出频率fout范围在4.1GHz～4.4GHz之间,调节灵敏度Kvco为100MHz/Hz)之后,通过Verilog-A语言可以灵活地改变诸如压控振荡器自由振荡频率、KVCO和分频系数等参数,借助建模仿真结果可以方便地观察到各个参数对环路锁定时间和稳定性的影响,以便为后续原理图设计提供合适的参数。本文还分析了影响锁相环锁定速度的因素,可以通过增加电荷泵基准电流Icp或者环路滤波器等效电阻R的方式来提高锁定速度。接着我们进行电路原理图设计,在设计和验证锁相环各个模块之后,对锁相环系统进行瞬态前仿真。之后完成版图设计并进行后仿真,仿真结果表明,在经过20μs之后,锁相环正常锁定。最后我们测试引线键合后芯片的相位噪声性能,测试结果表明,当锁相环输出频率为4.3GHz时,功率仅为0.31d Bm,在频率偏移为1MHz时,测得的相位噪声为-81.83d Bc/Hz,具有良好的相位噪声性能。
李述[2]（2021）在《基于DDS线性调频雷达信号源的设计》文中进行了进一步梳理作为信息化社会的关键组成部分,遥感系统、雷达探测、飞机航天、电子通信等领域都是研究的热点,这也要求频率源的性能技术具有相应提升。随着第五代移动通信技术和微电子行业的全面发展,高质量的信号源和先进的频率合成技术也有了更为广阔的应用前景和需求。目前,频段频带、相噪、杂散、输出功率、跳变频速度及频率稳定度是评价系统整体性能的重要依据,而频率源系统的优劣也限制了所在电路系统的上限。本文首先从频率源的各项性能指标出发,重点分析了与锁相环及其频率合成、直接数字式频率合成（Direct Digital Synthesizer）相关的重要技术。通过比较它们的特点,进一步介绍了几种常用的混合式频率合成方案,给本课题的研究提供了参考和依据。然后对课题频率源相关技术指标进行需求分析,筛选了相关设计架构,最终采用了DDS+锁相环（Phase Lock Loop）芯片的系统合成方案。它综合了二者的优势,使输出信号频率的分辨率及步进可以很精细、并且跳变频快捷,相位噪声优良、滤波和控制设计简便。具体到电路而言,由晶振产生较低的固定点频信号作为芯片和其他电路模块的时钟参考信号。接下来通过一个单片机开发板控制锁相环和直接数字频率合成芯片。分别让两个PLL电路模块输出不同的拟定点频信号用作直接数字频率合成的外部时钟和上混频频标,另外的DDS模块产生线性调频连续波（Linear Frequency Modulated Continuous Wave）信号。最后对产生的LFMCW信号进行上混频,放大和滤波等操作后,实现了本文目标频段的LFMCW信号。设计方案拟定后,根据设计指标进行了合理选件,完成了系统中功分器,用于时钟驱动的小信号放大器和滤波器等硬件电路的设计仿真,接着对本文频率源系统按照功能进行模块化划分,在此基础上完成了逻辑控制,锁相环,直接数字频率合成,电源供电等不同模块的电路设计,然后对总体电路的版图合理布局布线,完成了系统实物的设计加工,并使用频谱仪等仪器进行了相应电路调试和系统测试,将测试结果与设计目标进行比较分析,最终完成项目的整体要求。整体来看,本课题以频率合成相关理论为基础,从系统方案拟定到电路设计加工,得到最终的电路实物,综合实现了2-2.167GHz的LFMCW目标信号的输出,相应频率源系统的指标也达到预期。
高金哲[3]（2021）在《E波段收发前端关键技术研究》文中研究说明随着频谱资源越来越紧缺,迫切的需求更高的频段,更大的带宽和更高的速率来满足基站到网络之间的传输需求。目前在E波段的71-76GHz,81-86GHz已经分别可以提供高达5GHz的带宽,单频点带宽可达到2.5Gbps,而且E波段大气衰减较小,因此具有巨大的应用前景与工程价值。本文介绍了一种工作于E波段的无线通信收发前端。首先,基于毫米波无线通信的自身特性与优势,介绍了目前国内外在E波段无线通信方面取得的一些成果,之后分析介绍了几种应用于毫米波无线通信的收发机架构与频率合成技术,再根据本项目的指标要求与技术特点,将整个收发前端分为子系统1和子系统2共两个子系统,两个子系统的设计基本相同,均按照模块化的设计方法将收发前端分为频率源模块、中频模块、毫米波收发模块和电源与信道控制模块共四个模块。子系统1毫米波发射频率83GHz±0.5GHz,接收频率74GHz±0.5GHz,子系统2的毫米波发射频率与接收频率与子系统1相反。发射链路均采用一次上变频结构,基带信号频率为2.6GHz±0.5GHz,PLL产生的本振信号经6倍频后产生的信号与基带信号上变频,产生的毫米波发射信号经三级放大结构后送至发射天线。接收链路采用一次下变频的结构,PLL产生的本振信号经6倍频后与接收到的毫米波信号下变频至0.8GHz±0.5GHz,经中频模块处理后送至ADC处理。本文详细介绍了每个模块的具体设计过程与电路实现过程,并在输入单载波信号的情况下对收发链路进行了级联测试,之后在输入基带信号的情况下对74GHz和83GHz两个收发系统进行了EVM和星座图的测试。测试结果表明,频率源模块产生的本振信号相位噪声优于-93dBc/Hz@1k Hz,-99dBc/Hz@10k Hz,-103dBc/Hz@100k Hz,-122dBc/Hz@1MHz。发射链路级联之后输出功率和输出1dB压缩点分别大于20dBm和21dBm,带内功率平坦度<2dB,接收链路增益大于60dB,噪声系数低于6dB,增益平坦度基本小于2.5dB。输入基带信号分别采用QPSK、16QAM、64QAM、128QAM调制方式,在毫米波发射信号功率回退10～12dB的情况下,74GHz和83GHz两个收发系统信号EVM指标恶化较小,整个通信系统能满足不同调制方式的需求。
宫月婷[4]（2021）在《全集成小数频率合成器的研究》文中进行了进一步梳理随着物联网的兴起,无线通信系统中窄带物联网技术应运而生,已经成为万物互联的一个关键技术。频率合成器作为无线通信系统中的核心部件,提供高质量的本振信号。频率合成器的性能决定着整个收发系统是否能够正常工作,所以对高性能频率合成器的研究是至关重要的。本文设计了一款应用于窄带物联网射频收发芯片中的小数锁相环频率合成器。在通过对窄带物联网的发展以及频率合成器国内外发展状况调研的基础上,对锁相环频率合成器的各个模块电路进行了研究。文中首先描述了锁相环频率合成器系统的架构和工作过程,并使用Simulink工具进行系统建模和仿真,研究了电压纹波和系统杂散的关系。从而提出了一种改进的锁相环频率合成器系统结构,在传统结构上增加一个跟踪反馈回路,对分频后的信号进行动态地跟踪与反馈,意在降低杂散、加快锁定速度。经过综合分析各模块的非理想特性,本文设计了避免死区的鉴频鉴相器,低失配电流并且充放电电流可调的电荷泵,具有16个输出频带且覆盖率达到58.3%的电感电容压控振荡器,分频比为64-127的多模分频器和24bit MASH1-1-1结构的Sigma-delta调制器。本文基于UMC55nm CMOS工艺完成了系统电路设计,输入参考频率为19.2MHz,输出频率范围为699MHz-960MHz和1800MHz-2150MHz两个频段。在电源电压1.8V下,通过仿真得到当锁定频率为1904.68MHz时,锁定时间小于7.95μs,参考杂散为-54.36d B,功耗为7.45m W。本设计的最终技术指标,可以满足NB-Io T射频收发机系统应用的要求。
张佳俊[5]（2020）在《多接口电平输出的频率合成器研究及实现》文中进行了进一步梳理随着通信技术、深空探测技术的不断发展,对频率源的性能提出了越来越高的要求。尤其是现在全球正大力发展的5G通信,相比于上一代通信技术,速率提高了100倍,时延下降了3050倍,这就需要一个精度极高、相位噪声极低、上升时间极短的频率合成器为科学研究和高性能系统的测量提供频率源。集成电路的飞速发展,促使了芯片功能和接口电平的多元化,对测量设备的接口也提出相应的要求,为了满足日益提高的测试要求,研究一种多接口电平输出、低相噪、低杂散的频率合成器势在必行。论文针对多接口电平输出的频率合成器开展了研究和设计,介绍了PLL频率合成技术、DDS频率合成技术以及DDS+PLL三种频率合成方法的原理和基本结构,并对各自的相噪和杂散性能进行了分析。提出了以小数锁相环为基础的多接口电平输出的频率合成器的的设计方案。针对方案中涉及的高频率分辨率、小数分频比引起的整数边界杂散、时间调制和高分辨相位设置等关键技术开展了论证攻关,得到有效的实现途径。完成了多接口电平输出的频率合成器硬件电路和逻辑控制程序设计,硬件电路包括频率合成模块、输出接口电平模块和时序逻辑控制模块,其中多接口电平输出模块包括LVDS输出模块、RS485输出模块、CMOS输出模块、PRBS输出模块、触发时钟输出模块和延迟线模块;逻辑控制程序包括整数分频器的设计、PRBS输出以及主要硬件的控制程序。最后搭建了测试平台,对设计的频率合成器的频率准确性、相位噪声、以及各接口输出信号的上升时间、下降时间和电平值等参数进行了测试,测试结果验证了设计的正确性。
牟仕浩[6]（2020）在《芯片级CPT原子钟射频模块设计与实现》文中进行了进一步梳理原子钟可以提供精确的时钟信息,传统的原子钟体积、重量、以及功耗较大,因为其微波谐振腔的存在,限制了原子钟小型化的发展,而芯片级CPT原子钟因为其小体积、低功耗、可微型化等优点,近年来越来越受到国内外的重视,在军事国防、通信、无人机、GPS导航以及微小卫星等领域仍然存在大体积和高功耗的问题,为解决此类需求,基于CPT原理的芯片级原子钟具有良好的发展前景。国外CPT原子钟起步较早技术较为领先,已有成熟产品问世,国内CPT原子钟研究发展较晚,国内尚无成熟产品问世,因此亟待在CPT原子钟研究上取得突破。CPT原子钟包括物理系统和电路系统两部分组成,电路系统是其中重要的组成部分,本文旨在研究电路系统中伺服环路的关键部分射频模块,射频模块采用锁相环频率合成技术具有低相噪低杂散的优点,设计产生3.417GHz射频信号,采用性能良好的温度补偿压控晶振,三阶无源环路滤波器,锁相环芯片ADF4351内置低相噪压控振荡器（V CO）,利用STM32单片机对锁相环芯片进行配置以及实现输出频率的键控,在OLED上的实时显示,输出信号相位噪声优于-65dBc/Hz@100Hz,杂散抑制大于50dBc,并将所设计的射频模块与原子钟光学平台上VCSEL激光器相连接,采用半宽调制测试铷原子多普勒吸收峰,通过在不同温度下调节微波信号的功率找到其最佳工作点,为后续CPT信号测试以及频率锁定奠定基础。
张杨[7]（2020）在《高可靠低噪声频率综合器设计技术研究》文中认为频率综合器不仅广泛应用于北斗导航卫星、遥感卫星及通信卫星等航天工程型号,而且在4G通信、5G通信、雷达测量、电子对抗等领域得到了广泛的应用。频率综合器给这些系统提供高精度的时钟、本振信号,频率综合器的频率范围、相位噪声、环路锁定时间等关键指标对系统的灵敏度以及信道切换有较大影响。正因如此,研究一款低相位噪声的频率综合器对于提升系统的关键特性具有重要的意义。针对各类通信系统对高性能频率综合器的应用需求,本论文设计了一款高可靠低噪声频率综合器电路。主流的频率综合技术有三种,直接模拟型频率综合器频率转换时间短、速度快,但芯片面积大且功耗较高;直接数字频率综合器均由数字电路构成,芯片面积小,功耗低,但受限于DAC的性能指标;锁相环型频率综合器具有集成度高,体积小,功耗低等优点且技术成熟,结合论文设计要求选用锁相环型频率综合器完成此次设计。鉴于低噪声的设计要求,本文选择噪声性能更好地整数型锁相环频率综合器。本文的创新点在于使用1/f噪声性能更优异的HBT管代替MOS管获得更好的噪声性能;采用低噪声结构完成对鉴频鉴相器的设计,通过MATLAB实现对频率综合器整体相位噪声的仿真。论文针对传统鉴频鉴相器关键路径过长以及死区效应等问题,提出了一种基于动态逻辑结构的电路,可以保证鉴频鉴相电路工作在更高的频率,减小了电路噪声;为了保证电路有足够的驱动能力,在SCL锁存器采样电路后设计驱动电路;针对压控振荡器中调谐范围和相位噪声难以兼得的问题,提出采用开关电容结构以保证宽的调谐范围和低的相位噪声。本文采用0.18um Si Ge Bi CMOS工艺,测试结果表明频率综合器电路能够产生1.7GHz-2.3GHz的射频输出信号（其中一个VCO的输出频段）;分频器可以实现600MHz-5GHz频率工作范围;鉴频鉴相器鉴相频率最高可达100MHz;频率综合器的归一化相位噪声达到-230d Bc/Hz,与国内、外最高水平相近,满足论文对低相噪频率综合器的设计要求。
付宇鹏[8]（2020）在《毫米波CMOS频率合成器设计与实现》文中进行了进一步梳理由于高频宽带等优点,毫米波频段在5G移动通信和雷达等应用方向具有巨大的发展潜力。随着近年来CMOS工艺的发展,其在集成度、成本和功耗方面的优势逐渐显现。未来,采用CMOS工艺实现全集成无线通信、雷达系统是一种发展趋势。作为无线收发机的重要模块,锁相环频率合成器电路对实现全集成收发机至关重要,其性能直接影响系统性能。因此,本文面向毫米波通信及雷达应用,基于CMOS工艺,重点研究毫米波锁相环频率合成器集成电路。论文的主要研究内容和贡献概括如下:1、模块电路方面。基于变压器无源网络,本文提出了三款低噪声压控振荡器（VCO）:a)基于电容分离和变压器反馈技术VCO结构。该VCO在工作频段下,提升了环路增益、谐振腔品质因数及输出摆幅,并抑制了谐波频率下的谐波能量,提升了电路相位噪声等性能。测试结果显示,其调谐范围为25.7-29.7 GHz,在10 MHz频率偏移相位噪声为-130 dBc/Hz;b)基于变压器反馈、电源网络互连电感和内嵌去耦电容技术VCO结构。该VCO实现了交叉耦合晶体管源极的实二次谐波阻抗,相应地缩短共模反馈回路,并提升信号对称性,抑制了1/f噪声的上混频效应。该VCO调谐范围为28.5-36.2 GHz,其调谐优值FoMT为-193.6dBc/Hz;c)基于漏极-栅极变压器反馈技术VCO结构。该VCO提高了起振可靠性和输出信号幅度,并改善了输出相位噪声。该VCO调谐范围为59.8-65.4 GHz,在1 MHz和10 MHz的频率偏移下分别实现了-94.9dBc/Hz和-118.4dBc/Hz的低相位噪声。除此之外,为进一步提升本振电路性能,面向收发机系统本振信号倍频架构,本文提出了一款低功耗、注入电流增强的注入锁定三倍频器结构。该电路基于变压器多阶无源网络,其相位响应比较平坦;由于注入管源极LC滤波网络,其三倍频注入电流明显提高,使得倍频器锁定范围大大增加。测试结果显示,该倍频器核心功耗仅为7.2m W,其注入锁定范围达31.5-40.5 GHz,完全满足毫米波通信应用。2、面向毫米波通信应用的锁相环系统。本文采用100MHz输入参考频率,分别实现了三款不同架构的锁相环系统:a)基于电荷泵锁相环的宽带频率合成器。测试结果显示,该锁相环输出信号调谐范围为7.8-31.2 GHz。在16 GHz频率下,其100 kHz和1 MHz频偏处的相位噪声均为-100 dBc/Hz;b)基于欠采样锁相环架构的频率合成器。测试结果显示,其输出信号调谐范围为16-20 GHz,在16 GHz输出频率时积分噪声仅为-38 dBc。在16 GHz频率下,其100 kHz和1 MHz频偏处的相位噪声分别为-103.7 dBc/Hz和-105.2 dBc/Hz;c)基于参考采样锁相环架构的频率合成器。测试结果显示,其输出信号调谐范围为16-20 GHz。在16 GHz频率下,其100 kHz和1 MHz频偏处的相位噪声分别为-98.2 dBc/Hz和-95.5 dBc/Hz。通过对以上三款锁相环系统测试结果进行分析和对比,显示电荷泵锁相环实现了最好的杂散抑制和良好的积分噪声;欠采样锁相环可实现最低的带内噪声和积分噪声,但其杂散性能需进一步优化;参考采样锁相环性能则处于以上两种锁相环性能之间。3、面向毫米波雷达应用的调频连续波（FMCW）调制器。本文首次提出了一款基于嵌套锁相环架构的毫米波频段FMCW调制器,其利用反馈环路中的子锁相环相位低通滤波效果,可很好地降低Delta Sigma调制器（DSM）的量化噪声以及DSM所引起的折叠噪声,一方面可在分数锁相环模式下提升相位噪声性能,另外一方面可在FMCW模式下提升调频线性度性能。在分数锁相环模式下,该锁相环在30.78 GHz输出频率1 MHz频偏处相位噪声为-91dBc/Hz;在FMCW模式下,可实现1.08-2.16 GHz扫频带宽、1.08 GHz/93μs至2.16 GHz/93μs调频速率的三角波调频信号,相应RMS频率误差分别为400 kHz和770 kHz。
卢家付[9]（2020）在《低噪声宽带导航卫星接收机频率合成器IP设计及北斗三代应用》文中研究指明随着基于位置定位的服务爆炸式增长,有效的提高定位精度的方法之一是采用多频多星座的卫星接收机,多数应用在低功耗的移动设备。频率合成器作为射频接收机的重要组成部分,一直以来都是研究机构和公司的研究热点。因此深入研究并设计符合要求的频率合成器,在较低功耗和较低的噪声的情况下,支持接收多频段,高质量的信号是一项非常有意义的工作。考虑到导航卫星工作的频点和环路带宽的选择,本文选择锁相型小数频率合成器。对子模块数学模型进行分析,建立系统的线性模型,引入噪声以后可以得到系统的相位噪声模型,并且可推导出各个模块的传输特性,用以指导电路设计和总的相位噪声拟合。针对导航卫星接收机的特点,进行小数频率合成器指标的规划并选择合适的子模块方案以实现这些指标。包括选择电感电容负阻结构的双模压控振荡器以较低的功耗和较低压控增益实现宽频率输出范围和低相位噪声;选择双模预分频器、吞脉冲计数器和MASH1-1-1的组合来实现高速宽分频的小数分频器;选择鉴频鉴相器和改进型漏端开关可编程电荷泵结构来实现灵敏的相位和频率检测,并当改变分频比和压控增益时,维持稳定的环路带宽;选择闭环方式的自动频带选择电路,在低压控增益和高参考频率的情况下,实现选择出合理频带的功能;选择三阶无源低通滤波器,并对环路稳定性进行验证。在确定了具体子电路的指标和电路结构后,本文采用65nmCMOS工艺设计实现了双模宽带压控振荡器、小数分频器、鉴频鉴相器、电荷泵、自动频带选择电路和环路滤波器,经过仿真验证,基本完成了设计指标。压控振荡器包含正交二分频电路的输出分为上下两个频段,分为32个频带覆盖1.1GHz～1.65GHz,压控增益分为22MHz/V和35MHz/V,且频带相互覆盖20%到30%。小数分频器的分频比范围为32～127。可编程电荷泵电流也是符合设计要求的。本文将面向导航卫星接收机的小数频率合成器应用于北斗三代卫星信号B1C（1575.42MHz）。参考频率26MHz,则小数分频器的整数输入为60,MASH1-1-1的输入为621886（2’b10010111110100111110）。经过联合仿真,环路带宽为100K,相位裕度60度,包括精调时间和自动频带选择的时间共30us,功耗在6mW左右。仿真得到各个模块的相位噪声或噪声功率谱密度,在MATLAB中拟合得到小数频率合成器的总相位噪声,相位噪声结果为带内相位噪声-96dBc,带外相位噪声-120dBc@1MHz。
魏春泉[10]（2020）在《5G大规模MIMO毫米波前端设计》文中进行了进一步梳理随着互联网技术与物联网技术的进步,各种新型应用场景对通信网络的数据传输速率、网络容量、网络时延和可靠性提出了更加严格的要求。在实际需求和技术发展的双重驱动下,新一代5G移动通信系统得到了快速发展。利用毫米波频段可以有效增加5G通信系统容量与传输速率,同时利用大规模MIMO技术进行空间复用,可以有效提升5G移动通信系统的覆盖范围和频谱效率。本文将针对5G大规模MIMO毫米波前端展开研究,主要完成了一种毫米波前端收发通道和频率源模块的设计。本文首先针对5G备选频段,采用超外差结构设计了工作在24.25GHz-30GHz频段内的宽带射频收发通道,同时为了减小频率源的设计难度,采用外置本振倍频输入。该毫米波前端中频频率为7.5GHz,通道带宽为400MHz。通过对收发通道进行链路仿真验证了方案的可行性,采用基片集成波导和微带线结构完成了射频滤波器和本振滤波器的设计。在此基础上完成了收发通道的设计、加工与测试,测试结果表明:发射通道在各频段带内增益平坦度均小于1.5d B,接收通道在各频段带内增益平坦度均小于2d B。发射通道在28GHz 400MHz带宽5G NR调制信号下的EVM约为-42.3d B,接收机在28GHz 400MHz带宽5G NR调制信号下的EVM约为-37.39d B。测试结果表明该毫米波前端整体性能良好。同时本文采用两级锁相环级联结构设计了输出频率范围为8.375GHz-11.25GHz的宽带频率源。第一级锁相环将10MHz参考输入信号锁定到100MHz作为后级PLL的参考输入,以获得更好的频率稳定度和相位噪声。第二级频率合成器采用集成VCO的锁相环芯片来实现8.375GHz-11.25GHz的宽带本振信号输出。测试结果表明该频率源模块在不同频偏处的相位噪声分别约为:-95.05d Bc/Hz@1KHz、-102.26d Bc/Hz@10KHz、-104.77d Bc/Hz@100KHz、-115.69d Bc/Hz@1MHz。输出功率大于0d Bm。为了支持大规模MIMO通信系统的设计,本文还对本振功率分配链路进行了设计,主要包括功率分配器、滤波器和驱动放大器等,测试结果符合预期要求。
二、20GHz的VXI频率合成器模块（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、20GHz的VXI频率合成器模块（论文提纲范文）
（1）基于TSMC 0.18μm的CMOS频率合成器的设计与验证（论文提纲范文）
| 摘要 |
| abstract |
| 1.绪论 |
| 1.1 研究工作背景与意义 |
| 1.2 频率合成技术国内外进展状况 |
| 1.2.1 国内研究现状 |
| 1.2.2 国外研究现状 |
| 1.3 集成电路工艺介绍和设计流程 |
| 1.3.1 集成电路工艺 |
| 1.3.2 本文所采用的工艺 |
| 1.3.3 集成电路流程 |
| 1.4 论文组织 |
| 2.锁相环电路基本理论 |
| 2.1 锁相环工作原理及相关参数 |
| 2.2 抖动和相位噪声 |
| 2.2.1 抖动的定义 |
| 2.2.2 相位噪声的定义 |
| 2.3 PFD电路理论基础 |
| 2.3.1 PFD电路工作原理 |
| 2.3.2 PFD电路常见指标 |
| 2.3.3 PFD结构分类 |
| 2.3.4 PFD设计指标 |
| 2.4 电荷泵理论基础 |
| 2.4.1 电荷泵工作原理 |
| 2.4.2 电荷泵性能指标 |
| 2.4.3 常用CP结构 |
| 2.4.4 电流镜的结构 |
| 2.4.5 运算放大器工作原理 |
| 2.5 环路滤波器理论基础 |
| 2.6 VCO理论基础 |
| 2.6.1 VCO工作原理 |
| 2.6.2 VCO几个重要性能参数 |
| 2.6.3 平面螺旋电感 |
| 2.6.4 常见压控振荡器 |
| 2.6.5 VCO的相位噪声 |
| 2.7 分频器理论基础 |
| 2.7.1 分频器种类 |
| 2.7.2 可编程分频器工作原理 |
| 2.8 电荷泵锁相环的线性模型和稳定性分析 |
| 2.8.1 环路的线性化模型和传递函数 |
| 2.8.2 环路稳定性分析 |
| 2.8.3 环路传递函数 |
| 3.锁相环电路系统级建模和仿真 |
| 3.1 锁相环快速锁定技术 |
| 3.2 基于Verilog-A的锁相环建模仿真 |
| 3.2.1 Verilog-A的鉴频鉴相器建模仿真 |
| 3.2.2 Verilog-A的电荷泵建模仿真 |
| 3.2.3 Verilog-A的压控振荡器建模仿真 |
| 3.2.4 Verilog-A的分频器建模仿真 |
| 3.2.5 锁相环整体仿真 |
| 4.频率合成器电路设计及仿真 |
| 4.1 PFD电路设计 |
| 4.1.1 死区消除电路设计 |
| 4.1.2 触发器设计 |
| 4.1.3 相关门级电路的设计与优化 |
| 4.2 CP设计 |
| 4.2.1 基准电流源的设计 |
| 4.2.2 运算放大器的设计 |
| 4.2.3 CP电路和环路滤波器仿真结果 |
| 4.3 VCO电路设计 |
| 4.3.1 电路结构 |
| 4.3.2 电路仿真 |
| 4.4 分频器电路设计 |
| 4.4.1 16/17 双模分频器原理 |
| 4.4.2 16/17 双模分频器的仿真 |
| 4.4.3 可编程分频器 |
| 4.5 整体电路设计 |
| 5.版图设计及测试 |
| 5.1 数模混合电路版图设计准则 |
| 5.1.1 匹配设计 |
| 5.1.2 寄生参数的优化 |
| 5.1.3 可靠性设计 |
| 5.1.4 数模混合电路设计 |
| 5.2 版图设计 |
| 5.3 测试电路设计 |
| 6.总结和展望 |
| 6.1 结论 |
| 6.2 进一步研究工作的方向 |
| 参考文献 |
| 攻读硕士期间发表的论文及所取得的研究成果 |
| 致谢 |
（2）基于DDS线性调频雷达信号源的设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究 |
| 1.2.1 国外研发历程 |
| 1.2.2 国内研发历程 |
| 1.3 本文主要内容和工作安排 |
| 第二章 频率源系统分析与设计 |
| 2.1 频率源主要性能指标 |
| 2.1.1 频率范围 |
| 2.1.2 频率分辨率 |
| 2.1.3 频率输出稳定度和准确度 |
| 2.1.4 频谱纯度 |
| 2.1.5 输出功率和系统体积 |
| 2.1.6 频率转换时间 |
| 2.1.7 线性度 |
| 2.2 锁相环基本理论 |
| 2.2.1 鉴相器 |
| 2.2.2 环路滤波器 |
| 2.2.3 压控振荡器 |
| 2.2.4 锁相环工作过程 |
| 2.3 常用的频率合成方案 |
| 2.3.1 直接模拟频率合成技术 |
| 2.3.2 直接数字频率合成技术 |
| 2.3.3 间接模拟式频率源 |
| 2.3.4 间接数字式频率源 |
| 2.3.5 锁相环频率合成技术 |
| 2.3.6 混合频率合成技术 |
| 2.4 本章小结 |
| 第三章 系统方案及功能电路设计 |
| 3.1 总体方案的考虑因素 |
| 3.1.1 工作频段 |
| 3.1.2 工作体制及原理 |
| 3.1.3 FMCW信号产生 |
| 3.2 总体方案的确定 |
| 3.3 设计指标及选件 |
| 3.3.1 频率源的设计指标 |
| 3.3.2 器件选择 |
| 3.4 时钟驱动放大器设计 |
| 3.4.1 直流扫描 |
| 3.4.2 稳定性仿真 |
| 3.4.3 输入输出匹配理论 |
| 3.4.4 匹配实现及最终电路结构 |
| 3.4.5 仿真结果及分析 |
| 3.5 功率分配器的设计 |
| 3.5.1 功分器理论 |
| 3.5.2 原理图仿真及结果分析 |
| 3.6 滤波器的设计 |
| 3.6.1 滤波器理论 |
| 3.6.2 滤波器主要指标 |
| 3.6.3 典型低通原型滤波器 |
| 3.6.4 系统中滤波器需求与设计 |
| 3.7 其他相关电路设计实现 |
| 3.7.1 集成放大芯片相关 |
| 3.7.2 电阻衰减网络理论 |
| 3.7.3 电阻功率分配网络 |
| 3.8 本章小结 |
| 第四章 硬件模块化电路设计 |
| 4.1 逻辑控制电路 |
| 4.2 锁相环电路 |
| 4.2.1 环路滤波器设计 |
| 4.2.2 锁相环电路模块原理图及版图 |
| 4.3 DDS电路 |
| 4.4 输出差分转单端电路 |
| 4.5 电源供电电路 |
| 4.6 整体结构 |
| 4.7 本章小结 |
| 第五章 调试方法与测量结果 |
| 5.1 测量流程与方法 |
| 5.2 测试结果 |
| 5.3 本章小结 |
| 第六章 总结与不足 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）E波段收发前端关键技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.2.1 国内研究动态 |
| 1.2.2 国外研究动态 |
| 1.3 本文的主要内容及安排 |
| 第二章 E波段收发前端理论基础 |
| 2.1 E波段收发机理论基础 |
| 2.1.1 超外差式收发机 |
| 2.1.2 零中频式收发机 |
| 2.1.3 数字中频收发机 |
| 2.2 频率合成器理论基础 |
| 2.2.1 直接模拟频率合成技术 |
| 2.2.2 锁相频率合成技术 |
| 2.2.3 直接数字频率合成技术 |
| 2.2.4 DDS与PLL混合式频率合成技术 |
| 2.3 E波段收发前端指标要求 |
| 2.4 本章小结 |
| 第三章 E波段收发前端的设计 |
| 3.1 系统方案设计 |
| 3.2 频率源模块 |
| 3.2.1 频率源模块的功能和指标要求 |
| 3.2.2 频率源模块的设计 |
| 3.2.3 频率源模块电路的实现 |
| 3.2.4 频率源模块的测试 |
| 3.3 中频模块 |
| 3.3.1 中频模块的功能和指标要求 |
| 3.3.2 中频电路模块的设计 |
| 3.3.3 中频模块的实现 |
| 3.3.4 中频模块的测试 |
| 3.4 毫米波收发模块 |
| 3.4.1 毫米波收发模块的功能和指标 |
| 3.4.2 毫米波收发模块的设计 |
| 3.4.3 毫米波收发模块电路实现 |
| 3.4.4 毫米波收发模块测试 |
| 3.5 电源与信道控制模块 |
| 3.5.1 电源模块的设计 |
| 3.5.2 信道控制模块的设计 |
| 3.5.3 电源与信道控制模块的实现 |
| 3.6 本章小结 |
| 第四章 E波段收发前端的测试 |
| 4.1 子系统1级联测试 |
| 4.1.1 发射链路测试 |
| 4.1.2 接收链路测试 |
| 4.2 子系统2级联测试 |
| 4.2.1 发射链路测试 |
| 4.2.2 接收链路测试 |
| 4.3 通信系统级联测试 |
| 4.3.1 通信系统预测试 |
| 4.3.2 通信系统正式测试 |
| 4.4 本章小节 |
| 第五章 总结 |
| 5.1 本文工作总结 |
| 5.2 不足与改进 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（4）全集成小数频率合成器的研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 课题研究内容和贡献 |
| 1.4 论文组织结构 |
| 第二章 锁相环频率合成器概述 |
| 2.1 系统结构及工作原理 |
| 2.2 基本功能模块介绍 |
| 2.2.1 鉴频鉴相器 |
| 2.2.2 电荷泵 |
| 2.2.3 环路滤波器 |
| 2.2.4 压控振荡器 |
| 2.2.5 小数分频器 |
| 2.3 重要性能指标 |
| 2.3.1 相位噪声 |
| 2.3.2 杂散 |
| 2.3.3 锁定时间 |
| 第三章 锁相环频率合成器系统结构设计 |
| 3.1 锁相环频率合成器系统级建模 |
| 3.2 杂散分析 |
| 3.3 系统指标的设定 |
| 第四章 锁相环频率合成器电路设计 |
| 4.1 系统结构设计方案 |
| 4.2 鉴频鉴相器 |
| 4.3 电荷泵的设计 |
| 4.3.1 电荷泵常见结构 |
| 4.3.2 电路设计与仿真 |
| 4.4 低通滤波器的设计 |
| 4.5 压控振荡器的设计 |
| 4.5.1 压控振荡器常见结构 |
| 4.5.2 电路设计与仿真 |
| 4.6 小数分频器的设计 |
| 4.6.1 多模分频器 |
| 4.6.2 Sigma-delta调制器 |
| 4.6.3 小数分频器的仿真 |
| 4.7 频率转电压模块的设计 |
| 第五章 锁相环频率合成器版图设计与仿真结果分析 |
| 5.1 版图设计实现 |
| 5.1.1 版图中的非理想效应 |
| 5.1.2 整体版图布局 |
| 5.2 Sigma-delta调制器的数字后端设计 |
| 5.2.1 数字后端设计流程 |
| 5.2.2 静态时序分析 |
| 5.2.3 版图设计 |
| 5.3 仿真结果与性能分析 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 后期展望 |
| 参考文献 |
| 在学期间取得的科研成果和科研情况说明 |
| 致谢 |
（5）多接口电平输出的频率合成器研究及实现（论文提纲范文）
| 摘要 |
| abstract |
| 1.绪论 |
| 1.1 研究背景及意义 |
| 1.2 频率合成器国内外研究现状 |
| 1.3 论文内容和章节安排 |
| 2.频率合成原理 |
| 2.1 PLL频率合成技术原理 |
| 2.1.1 PLL的基本结构 |
| 2.1.2 PLL相位噪声分析 |
| 2.1.3 PLL杂散分析 |
| 2.2 DDS频率合成技术原理 |
| 2.2.1 DDS的基本结构 |
| 2.2.2 DDS输出信号频谱分析 |
| 2.2.3 DDS杂散抑制方法 |
| 2.3 DDS+PLL频率合成原理 |
| 2.3.1 DDS+PLL基本结构 |
| 2.3.2 DDS+PLL系统杂散分析 |
| 2.4 本章小结 |
| 3.设计方案及关键技术分析 |
| 3.1 设计要求 |
| 3.2 方案设计 |
| 3.3 关键技术分析 |
| 3.3.1 频率分辨率 |
| 3.3.2 整数边界杂散控制 |
| 3.3.3 高精度时间调制技术 |
| 3.3.4 高分辨率相位设定技术 |
| 3.4 本章小结 |
| 4.硬件电路及程序设计 |
| 4.1 频率合成电路设计 |
| 4.1.1 锁相环设计 |
| 4.1.2 整数分频器设计 |
| 4.2 接口电路设计 |
| 4.2.1 LVDS电路设计 |
| 4.2.2 CMOS电路设计 |
| 4.2.3 RS-485电路设计 |
| 4.2.4 PRBS设计 |
| 4.3 相位设定电路设计 |
| 4.4 时间调制电路设计 |
| 4.5 整数分频器程序设计 |
| 4.6 通信程序设计 |
| 4.7 本章小结 |
| 5.系统测试与分析 |
| 5.1 测试平台搭建 |
| 5.2 频率合成器参数测试 |
| 5.2.1 输出频率测试 |
| 5.2.2 输出电平测试 |
| 5.2.3 相位噪声测试 |
| 5.2.4 时间调制功能测试 |
| 5.2.5 PRBS测试 |
| 5.4 本章小结 |
| 6.总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及取得的研究成果 |
| 致谢 |
（6）芯片级CPT原子钟射频模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题背景及意义 |
| 1.2 芯片原子钟的国内外研究概况 |
| 1.2.1 国内研究现状 |
| 1.2.2 国外研究现状 |
| 1.3 频率合成技术的主要方法 |
| 1.4 锁相倍频信号源国内外研究现状 |
| 1.5 本文的主要内容 |
| 2 锁相环频率合成技术基本理论 |
| 2.1 锁相环路的基本特性 |
| 2.1.1 窄带滤波特性 |
| 2.1.2 自动跟踪特性 |
| 2.2 锁相环路的组成 |
| 2.2.1 鉴频鉴相器 |
| 2.2.2 环路滤波器 |
| 2.2.3 压控振荡器(VCO) |
| 2.3 锁相环路的性能 |
| 2.3.1 锁相环路建模 |
| 2.3.2 锁相环路动态方程 |
| 2.4 本章小结 |
| 3 锁相环相位噪声及杂散分析处理 |
| 3.1 相位噪声概述 |
| 3.1.1 环路噪声类型 |
| 3.2 锁相环路相位噪声分析 |
| 3.3 减小锁相环相位噪声的措施 |
| 3.4 杂散概述 |
| 3.5 环路杂散分析 |
| 3.5.1 泄露杂散 |
| 3.5.2 脉冲杂散 |
| 3.6 减小环路杂散的措施 |
| 3.7 本章小结 |
| 4 锁相环频率合成器的设计与实现 |
| 4.1 锁相环频率合成器指标要求 |
| 4.2 锁相环芯片选型及方案确定 |
| 4.2.1 锁相环芯片选型分析 |
| 4.2.2 锁相环频率合成器方案 |
| 4.3 系统电路设计 |
| 4.3.1 ADF4351 外围电路设计 |
| 4.3.2 环路滤波器的设计 |
| 4.3.3 VCO电路设计 |
| 4.3.4 电源稳压电路设计 |
| 4.3.5 STM32 主控电路设计 |
| 4.4 系统仿真论证 |
| 4.5 硬件电路的实现与测试 |
| 4.5.1 电路原理图及PCB版图 |
| 4.5.2 锁相环频率合成器输出频率测试分析 |
| 4.5.3 射频模块相位噪声的分析 |
| 4.6 本章小结 |
| 5 CPT原子钟射频模块测试 |
| 5.1 原子钟光学平台的搭建 |
| 5.2 VCSEL激光器半宽调制 |
| 5.3 铷原子多普勒吸收峰的测试 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 工作总结 |
| 6.2 工作展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及取得的研究成果 |
| 致谢 |
（7）高可靠低噪声频率综合器设计技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1.绪论 |
| 1.1 课题研究背景 |
| 1.2 研究目的及意义 |
| 1.3 国内外发展现状及趋势 |
| 1.3.1 国外发展现状及趋势 |
| 1.3.2 国内发展现状及趋势 |
| 1.4 本文主要创新 |
| 1.5 本文的主要工作和结构安排 |
| 1.6 小结 |
| 2.频率综合器原理 |
| 2.1 频率综合器种类 |
| 2.1.1 直接模拟频率综合器 |
| 2.1.2 锁相环频率综合器 |
| 2.1.3 直接数字频率综合器 |
| 2.2 频率综合器主要性能指标 |
| 2.2.1 相位噪声 |
| 2.2.2 频率分辨率 |
| 2.2.3 频率调谐范围 |
| 2.2.4 杂散 |
| 2.2.5 锁定时间 |
| 2.3 小结 |
| 3.频率综合器系统设计 |
| 3.1 频率综合器参数设计 |
| 3.2 频率综合器线性模型 |
| 3.2.1 PFD线性模型 |
| 3.2.2 环路滤波器线性模型 |
| 3.2.3 VCO线性模型 |
| 3.2.4 分频器线性模型 |
| 3.3 频率综合器噪声模型 |
| 3.4 小结 |
| 4.低噪声频率综合器电路设计技术 |
| 4.1 鉴频鉴相器设计技术 |
| 4.1.1 鉴频鉴相器基本结构 |
| 4.1.2 低噪声鉴频鉴相器设计 |
| 4.2 宽带高速分频器设计技术 |
| 4.2.1 分频器基本结构 |
| 4.2.2 双模分频器设计 |
| 4.2.3 可编程双模分频器设计 |
| 4.3 压控振荡器设计技术 |
| 4.3.1 LC振荡器基本理论 |
| 4.3.2 LC振荡器电容电感设计 |
| 4.3.3 LC振荡器整体设计与仿真 |
| 4.3.4 LC振荡器噪声优化 |
| 4.4 小结 |
| 5.整体版图设计及测试验证 |
| 5.1 版图设计 |
| 5.2 测试验证 |
| 5.2.1 测试环境 |
| 5.2.2 测试方案 |
| 5.2.3 测试结果 |
| 5.3 小结 |
| 总结与后续工作展望 |
| 参考文献 |
| 攻读硕士学位期间发表学术论文情况 |
| 致谢 |
（8）毫米波CMOS频率合成器设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 英文缩略词 |
| 第1章 绪论 |
| 1.1 毫米波特性及其应用发展 |
| 1.2 CMOS工艺介绍 |
| 1.3 频率合成器在无线通信、雷达系统中的应用及其性能影响 |
| 1.4 论文的研究重点和创新点 |
| 1.5 论文章节组成 |
| 第2章 锁相环基本理论 |
| 2.1 锁相环基本组成与线性模型 |
| 2.2 一类锁相环环路响应分析 |
| 2.3 二类锁相环环路响应分析 |
| 2.4 高阶环路滤波器参数设计 |
| 2.5 环路相位噪声和参考杂散分析 |
| 2.6 本章小结 |
| 第3章 基于变压器结构的毫米波VCO及倍频器设计与实现 |
| 3.1 VCO的基本理论 |
| 3.2 基于电容分离和变压器反馈技术的28 GHz VCO设计与实现 |
| 3.3 基于变压器反馈技术的32 GHz双核VCO设计与实现 |
| 3.4 基于变压器反馈技术的60 GHz VCO设计与实现 |
| 3.5 注入锁定39GHz三倍频器设计与实现 |
| 3.6 本章小结 |
| 第4章 面向通信应用的毫米波锁相环设计与实现 |
| 4.1 7.8-31.2 GHz宽带电荷泵锁相环设计与实现 |
| 4.2 16-20 GHz采样型锁相环设计与实现 |
| 4.3 电荷泵锁相环、欠采样锁相环与参考采样锁相环性能对比 |
| 4.4 本章小结 |
| 第5章 面向雷达应用的FMCW调制器设计与实现 |
| 5.1 基于嵌套锁相环的FMCW调制器结构 |
| 5.2 嵌套锁相环分析与仿真 |
| 5.3 嵌套锁相环线性度分析与仿真 |
| 5.4 实现与测试 |
| 5.5 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 发表论文及专利 |
（9）低噪声宽带导航卫星接收机频率合成器IP设计及北斗三代应用（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题的背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作和创新点 |
| 1.4 论文组织结构 |
| 第2章 小数频率合成器的分析与建模 |
| 2.1 锁相型频率合成器基本原理 |
| 2.1.1 整数型锁相环 |
| 2.1.2 小数型锁相环 |
| 2.2 锁相型小数频率合成器性能参数 |
| 2.2.1 输出频率范围 |
| 2.2.2 频率分辨率 |
| 2.2.4 锁定时间 |
| 2.3 锁相型频率合成器的数学模型 |
| 2.3.1 压控振荡器(VCO) |
| 2.3.2 鉴频鉴相器(PFD)和电荷泵(CP) |
| 2.3.3 环路滤波器(LPF) |
| 2.3.4 分频器(Divider) |
| 2.3.5 锁相型小数频率合成器的线性模型 |
| 2.4 锁相型小数频率合成器的相位噪声模型 |
| 第3章 小数频率合成器的系统设计和指标规划 |
| 3.1 压控振荡器 |
| 3.1.1 电容电感压控振荡器的分析方法 |
| 3.1.2 压控振荡器的相位噪声分析 |
| 3.1.3 压控增益 |
| 3.2 小数分频器 |
| 3.3 鉴相鉴频器和电荷泵 |
| 3.3.1 电荷泵充放电电流 |
| 3.4 自动频带选择 |
| 3.5 环路滤波器设计 |
| 3.6 小数频率合成器系统及指标 |
| 第4章 小数频率合成器的电路设计 |
| 4.1 双模宽带压控振荡器 |
| 4.1.1 压控振荡器的拓扑结构 |
| 4.1.2 压控振荡器的器件设计 |
| 4.1.3 输出缓冲级电路设计 |
| 4.1.4 正交二分频电路设计 |
| 4.2 小数分频器 |
| 4.2.1 小数分频器结构设计 |
| 4.2.2 触发器单元设计 |
| 4.2.3 多模分频器电路设计 |
| 4.2.4 Σ-Δ调制器设计 |
| 4.3 鉴频鉴相器 |
| 4.3.1 鉴频鉴相器的技术指标 |
| 4.3.2 鉴频鉴相器的电路设计 |
| 4.4 可编程电荷泵 |
| 4.4.1 可编程电荷泵电路设计 |
| 4.4.2 轨对轨运算放大器电路设计 |
| 4.5 自动频带选择电路 |
| 第5章 小数频率合成器仿真与北斗三代的应用 |
| 5.1 双模压控振荡器 |
| 5.2 小数分频器 |
| 5.3 鉴频鉴相器 |
| 5.4 可编程电荷泵 |
| 5.5 联合仿真 |
| 第6章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 攻读学位期间的成果 |
| 学位论文评阅及答辩情况表 |
（10）5G大规模MIMO毫米波前端设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 5G通信系统研究背景与意义 |
| 1.2 5G通信系统关键技术 |
| 1.2.1 毫米波通信技术 |
| 1.2.2 大规模MIMO技术 |
| 1.2.3 多载波传输技术 |
| 1.3 本文主要研究内容及组织结构 |
| 第二章 5G大规模MIMO毫米波前端理论 |
| 2.1 常见射频收发机结构 |
| 2.1.1 超外差架构收发机 |
| 2.1.2 直接变频架构收发机 |
| 2.1.3 数字中频架构收发机 |
| 2.2 射频缺陷与EVM |
| 2.2.1 带内噪声 |
| 2.2.2 非线性 |
| 2.2.3 相位噪声 |
| 2.2.4 带内波动 |
| 2.2.5 I/Q不平衡与载波泄漏 |
| 2.3 频率源模块 |
| 2.3.1 锁相环的基本结构 |
| 2.3.2 锁相环的噪声分析 |
| 2.4 毫米波系统结构方案 |
| 2.4.1 系统方案 |
| 2.4.2 系统指标 |
| 2.5 本章小结 |
| 第三章 5G大规模MIMO毫米波前端设计 |
| 3.1 毫米波前端结构设计与分析 |
| 3.2 毫米波前端仿真分析 |
| 3.2.1 收发链路杂散仿真 |
| 3.2.2 收发链路预算与分配 |
| 3.3 滤波器设计 |
| 3.3.1 射频滤波器设计 |
| 3.3.2 本振滤波器设计 |
| 3.4 毫米波前端通道测试 |
| 3.4.1 通道带内平坦度测试 |
| 3.4.2 通道增益及1d B压缩点测试 |
| 3.4.3 通道三阶互调特性测试 |
| 3.4.4 接收通道镜像抑制测试 |
| 3.4.5 发射通道ACPR测试 |
| 3.4.6 通道调制解调精度测试 |
| 3.5 本章小结 |
| 第四章 宽带频率源模块设计 |
| 4.1 系统方案设计 |
| 4.2 宽带频率源设计 |
| 4.2.1 参考源模块设计 |
| 4.2.2 频率源模块设计 |
| 4.3 功率分配链路设计 |
| 4.3.1 功分器设计 |
| 4.3.2 本振滤波器设计 |
| 4.3.3 本振驱动放大器设计 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 本文工作总结 |
| 5.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 作者简介 |
四、20GHz的VXI频率合成器模块（论文参考文献）
- [1]基于TSMC 0.18μm的CMOS频率合成器的设计与验证[D]. 苏浩. 中北大学, 2021(09)
- [2]基于DDS线性调频雷达信号源的设计[D]. 李述. 电子科技大学, 2021(01)
- [3]E波段收发前端关键技术研究[D]. 高金哲. 电子科技大学, 2021(01)
- [4]全集成小数频率合成器的研究[D]. 宫月婷. 天津理工大学, 2021(08)
- [5]多接口电平输出的频率合成器研究及实现[D]. 张佳俊. 中北大学, 2020(10)
- [6]芯片级CPT原子钟射频模块设计与实现[D]. 牟仕浩. 中北大学, 2020(12)
- [7]高可靠低噪声频率综合器设计技术研究[D]. 张杨. 中国运载火箭技术研究院, 2020(02)
- [8]毫米波CMOS频率合成器设计与实现[D]. 付宇鹏. 东南大学, 2020
- [9]低噪声宽带导航卫星接收机频率合成器IP设计及北斗三代应用[D]. 卢家付. 山东大学, 2020(10)
- [10]5G大规模MIMO毫米波前端设计[D]. 魏春泉. 东南大学, 2020(01)